[发明专利]内存访问芯片及装置

说明书

本发明公开一种内存访问装置及芯片。装置包括：存储器件，任意存储器件包括至少两个存储芯片，存储芯片被配置为被读取存储的数据；桥接芯片，被配置为提供第一高速串行总线接口及分别与存储芯片唯一关联的至少两个内存访问接口；桥接芯片通过第一高速串行总线接口接收高速串行总线发送的访问请求，桥接芯片根据访问请求通过内存访问接口寻址唯一关联的存储芯片，以及读取被寻址存储芯片存储的数据，桥接芯片通过第一高速串行总线接口发送读取的数据到高速串行总线。本发明能够解决芯片通过选用串行接口的方案代替现有技术中的并行接口，实现与外部主芯片的通信。减少芯片对外的接口数量及芯片体积。

技术领域

本发明涉及计算机通信架构领域，具体而言，涉及一种用于处理器和内存访问的装置及装置。

背景技术

随着ASIC芯片在AI人工智能，大数据中心，云计算等领域的应用，装置需要处理的大量的数据，算法复杂程度越来越高，装置对于内存容量和带宽的需求也越来越大。

例如，在intel的Nervana专用AI芯片中，内存带宽需求为8Tbps。NVIDIA的Volta架构芯片Tesla V100，内存带宽为7.2Tbps；(1Byte＝8bit，900GB/sec＝7.2Tbps)。寒武纪的Cambricon MLU100-Perf机器学习芯片，内存带宽为819.2Gbps；(1Byte＝8bit，102.4GB/sec＝819.2bps)。

上述芯片为了满足较高的内存带宽需求，一般采用多颗DDR4芯片与主芯片对接，例如8颗DDR4，达到256bit的并行总线带宽；上述方案采用并行接口，能够有效提高内存带宽。但是采用并行接口使用的IO数量多，芯片接口多，造成芯片面积不可避免的被扩大。

发明内容

本发明实施例至少公开一种内存访问装置，能够解决芯片通过选用串行接口的方案代替现有技术中的并行接口，实现与外部主芯片的通信。减少芯片对外的接口数量及芯片体积。

所述装置包括：

存储器件，任意所述存储器件包括至少两个存储芯片，所述存储芯片被配置为被读取存储的数据；

桥接芯片，被配置为提供第一高速串行总线接口及分别与所述存储芯片唯一关联的至少两个内存访问接口；

所述桥接芯片通过所述第一高速串行总线接口接收高速串行总线发送的访问请求，所述桥接芯片根据所述访问请求通过所述内存访问接口寻址唯一关联的所述存储芯片，以及读取被寻址所述存储芯片存储的数据，所述桥接芯片通过所述第一高速串行总线接口发送读取的数据到高速串行总线。

在本发明公开的一些实施例中，所述存储芯片被配置为被写入存储的数据；

所述桥接芯片通过所述第一高速串行总线接口接收所述高速串行总线发送的写入请求及数据，所述桥接芯片根据所述写入请求通过所述内存访问接口寻址唯一关联的所述存储芯片，以及在被寻址的所述存储芯片写入数据。

在本发明公开的一些实施例中，所述桥接芯片配置所述存储芯片的芯片地址，以及所述桥接芯片根据访问请求或所述写入请求获取被读取或被写入的所述芯片地址，并且通过所述芯片地址寻址所述存储芯片。

在本发明公开的一些实施例中，所述装置包括至少两个存储器件；

任意所述存储器件唯一关联有所述桥接芯片；

任意所述桥接芯片被配置为提供第一高速串行总线接口及至少一内存访问接口；

任意所述桥接芯片通过所述第一高速串行总线接口接收高速串行总线发送的访问请求，所述存储芯片根据所述访问请求通过一所述内存访问接口在唯一关联的所述存储器件中寻址所述存储芯片，以及读取被寻址所述存储芯片存储的数据，所述桥接芯片通过所述第一高速串行总线接口发送读取的数据到高速串行总线；