[发明专利]半导体器件

说明书

本公开用于改进半导体器件的特性。在沟槽下方的漂移层中布置有具有与漂移层相反的导电类型的杂质的第一p型半导体区域，并且进一步布置第二p型半导体区域，第二p型半导体区域从上往下看与形成有沟槽的的区域间隔一定距离并且具有与漂移层相反的导电类型的杂质。第二p型半导体区域通过在Y方向(图中的深度方向)上布置在空间中的多个区域配置。因此，通过提供第一和第二p型半导体区域以及进一步通过布置由空间间隔的第二p型半导体区域，可以在保持栅极绝缘膜的击穿电压的同时降低比导通电阻。

相关申请的交叉参考

2017年12月27日提交的日本专利申请第2017-251068号的包括说明书、附图和摘要的公开通过引证引入本文。

技术领域

本发明涉及半导体器件，优选适用于包括碳化硅(SiC)等的半导体器件。

背景技术

考虑使用包括SiC衬底的半导体器件作为具有晶体管的半导体器件。例如，当SiC衬底被用于功率晶体管时，击穿电压增加，这是因为与硅(Si)相比，SiC具有更大的带隙。

例如，日本未审查专利申请公开第HEI09(1997)-191109号公开了耗尽层从p型基底层朝向漏电极侧延伸，这与截止状态下施加的电压的增加成比例，并且当耗尽层达到p型隐埋层时，p型隐埋层通过穿通现象固定耗尽层中的电场强度，从而抑制了电场强度的增加。所公开的技术允许通过在具有超过此时的最大电场强度的电场强度的极限值的范围中增加n型基底层的载流子密度，在导通状态期间降低电压降(尽管其击穿电压很高)，从而减少比导通电阻(specific on-resistance)。

日本未审查专利申请公开第2014-138026号公开了在外边缘提供元件结构和终端结构的技术，从而在增加击穿电压的同时减小MOSFET的尺寸。MOSFET包括部分设置在外延膜的下限和上限范围之间的界面上的弛豫区域。

发明内容

本发明人从事采用碳化硅(SiC)的半导体器件的研究和开发，并努力研究改善半导体器件的特性。

如上所述，由于与硅(Si)相比，SiC具有更大的带隙，所以可以增加击穿电压。然而，MISFET(使用SiC的半导体器件)具有随着SiC的击穿电压的增加而出现栅极绝缘膜的击穿电压的问题。即，可能存在栅极绝缘膜在SiC击穿之前击穿的问题。

因此，如稍后所述，通过在栅极绝缘膜附近布置电场弛豫层以弛豫栅极绝缘膜附近的电场，可以提高栅极绝缘膜的击穿电压。然而，电场弛豫层使电流路径变窄，这可能增加比导通电阻。即，栅极绝缘膜的击穿电压的增加与比导通电阻的降低之间存在折衷关系。

因此，希望考虑半导体器件(MISFET)的配置，其允许降低比导通电阻，同时增加栅极绝缘膜的击穿电压。

其他问题和新颖特征将从以下描述和附图中变得明显。

下面简要描述本文公开的那些实施例中的代表性实施例的概要。

根据本文公开的一个实施例的半导体器件包括漂移层、沟道层、源极区域、穿透沟道层以到达漂移层并与源极区域接触的沟槽、形成在沟槽内壁之上的栅极绝缘膜、以及填充沟槽的栅电极。此外，该半导体器件包括：第一半导体区域，在沟槽下方的漂移层中、形成在从上往下看与形成有沟槽的区域重叠的位置中，并且具有与漂移层相反的导电类型的杂质；以及第二半导体区域，在沟槽下方的漂移层中、从上往下看与形成有沟槽的区域隔开，并且具有与漂移层相反的导电性类型的杂质。第二半导体区域通过多个第二区域构成，多个第二区域布置在第一方向上的第二空间处。