[实用新型]高频同步系统及包含其的同步加速器设备有效
| 申请号： | 201820198511.2 | 申请日： | 2018-02-05 |
| 公开（公告）号： | CN207835897U | 公开（公告）日： | 2018-09-07 |
| 发明（设计）人： | 杨建成;申国栋;夏佳文;倪发福;王彦瑜;许哲;殷达钰;高大庆;上官靖斌;盛丽娜;丛岩 | 申请（专利权）人： | 中国科学院近代物理研究所 |
| 主分类号： | H05H13/04 | 分类号： | H05H13/04 |
| 代理公司： | 中科专利商标代理有限责任公司 11021 | 代理人： | 张宇园 |
| 地址： | 730000 甘*** | 国省代码： | 甘肃;62 |
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| 摘要： | |||
| 搜索关键词： | 加速器 前级 零相位 过零比较电路 同步加速器 高频波形 过零比较 同步系统 周长 配置 本实用新型 电源控制器 触发信号 符合信号 时钟同步 输出延时 主控制器 输出 磁铁 堆积 | ||
1.一种高频同步系统，其特征在于，包括：
前级加速器过零比较电路，配置为输入前级加速器的高频波形信号，输出过零比较后的前级加速器的零相位；
后级加速器过零比较电路，配置为输入后级加速器的高频波形信号，输出过零比较后的后级加速器的零相位；
主控制器FPGA，输入前级加速器的零相位和后级加速器的零相位，还输入事例触发信号，配置为分别输出延时后的符合信号至前级加速器和后级加速器的冲击磁铁（Kicker）电源控制器。
2.根据权利要求1所述的高频同步系统，其特征在于，还包括辅助控制器，与所述主控制器FPGA耦接，用于主控制器FPGA与连接至辅助控制器的其他设备之间的通信。
3.根据权利要求2所述的高频同步系统，其特征在于，所述辅助控制器配置为连接一上位机，用于将采集的主控制器FPGA的信号传送至上位机，还用于将上位机下发的参数传递给FPGA。
4.根据权利要求1所述的高频同步系统，其特征在于，所述主控制器FPGA获取符合信号包括：捕获后级同步加速器高频波形零相位后，经过延时，打开捕获窗口，如果该时间段内能捕获到前级同步加速器高频波形零相位信号，并且事例触发信号存在，则输出符合信号。
5.一种高频同步系统，其特征在于，包括：
主控制器FPGA，配置为输入前级加速器的零相位和后级加速器的零相位，输入事例触发信号，还配置为分别输出延时后的符合信号至前级加速器和后级加速器；
辅助控制器，与所述主控制器耦接，还配置为连接一上位机，配置为使主控制器FPGA与所述上位机通信。
6.一种同步加速器设备，其特征在于包括：
前级加速器和后级加速器，所述前级同步加速器中加速完成的束团引出，注入后级同步加速器；
权利要求1-4任一所述的高频同步系统。
7.一种同步加速器设备，其特征在于包括：
前级加速器，包括内置的高频低电平控制现场可编程门阵列，用于确定并输出前级加速器的零相位；
后级加速器，包括内置的高频低电平控制现场可编程门阵列，用于确定并输出后级加速器的零相位，所述前级加速器中的加速完成的束团引出后注入后级加速器；
权利要求5所述的高频同步系统。
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