[实用新型]高频同步系统及包含其的同步加速器设备

说明书

本实用新型提供一种高频同步系统，包括：前级加速器过零比较电路，配置为输入前级加速器的高频波形信号，输出过零比较后的前级加速器的零相位；后级加速器过零比较电路，配置为输入后级加速器的高频波形信号，输出过零比较后的后级加速器的零相位；主控制器FPGA，输入前级加速器的零相位和后级加速器的零相位，还输入事例触发信号，配置为分别输出延时后的符合信号至前级加速器和后级加速器的冲击磁铁(Kicker)电源控制器。通过该时钟同步，两同步加速器的周长可以为任意比例，并且注入堆积次数可以大于周长比，获得更高的流强增益。

技术领域

本实用新型设计同步加速器领域，进一步涉及一种同步加速器之间的高频同步系统。

背景技术

为了获得更高的能量，同步加速器常采用级联的方式，将前级同步加速器中的加速完成的束团引出，注入的后级同步加速器中继续加速。在这个束团转移过程中，需要同时满足两个条件：1.前级同步加速器引出元件动作时刻为引出所需高频相位；2.后级同步加速器注入元件动作时刻为注入所需高频相位。常规的做法是，两个同步加速器的周长设计为简单整数比，用同一晶体振荡器同步两个同步加速器的时钟。该同步方式最大的缺点是：两个同步加速器的周长比为简单整数，限制了同步加速器设计的灵活性；后级同步加速器流强增益不能超过周长比。

同步加速器之间束团转移的过程中，需要同时满足前级同步加速器引出相位和后级同步加速器注入相位，传统的方案是两个同步加速器用同一个晶体振荡器作为时钟，这样造成的结果是两个同步加速器设计过程中需要将周长设置为简单整数比，极大的限制了同步环设计的灵活性，另外后级加速器注入堆积次数小于等于该周长比，流强增益低。

实用新型内容

(一)要解决的技术问题

有鉴于此，本实用新型的目的在于提供一种高频同步系统及包含其的同步加速器设备，以至少部分解决以上所述的技术问题。

(二)技术方案

根据本实用新型的一方面，提供一种高频同步系统，包括：前级加速器过零比较电路，配置为输入前级加速器的高频波形信号，输出过零比较后的前级加速器的零相位；后级加速器过零比较电路，配置为输入后级加速器的高频波形信号，输出过零比较后的后级加速器的零相位；主控制器FPGA，输入前级加速器的零相位和后级加速器的零相位，还输入事例触发信号，配置为分别输出延时后的符合信号至前级加速器和后级加速器的冲击磁铁(Kicker)电源控制器。

在进一步的实施方案中，还包括辅助控制器，与所述主控制器FPGA耦接，用于主控制器FPGA与连接至辅助控制器的其他设备进行通信。

在进一步的实施方案中，所述辅助控制器配置为连接一上位机，用于将采集的主控制器FPGA的信号传送至上位机，还用于将上位机下发的参数传递给FPGA。

在进一步的实施方案中，所述主控制器FPGA获取符合信号包括：捕获后级同步加速器高频波形零相位后，经过延时，打开捕获窗口，如果该时间段内能捕获到前级同步加速器高频波形零相位信号，并且事例触发信号存在，则输出符合信号。

根据本实用新型的再一方面，提供一种高频同步系统，包括：

主控制器FPGA，配置为输入前级加速器的零相位和后级加速器的零相位，输入事例触发信号，还配置为分别输出延时后的符合信号至前级加速器和后级加速器；辅助控制器，与所述主控制器耦接，还配置为连接一上位机，配置为使主控制器FPGA与所述上位机通信。

根据本实用新型的又一方面，提供一种同步加速器设备，包括：

前级加速器和后级加速器，所述前级同步加速器中加速完成的束团引出，注入后级同步加速器；

和以上任一种的高频同步系统。

根据本实用新型的再一方面，提供一种同步加速器设备，包括：