[实用新型]用于FPGA的多模式POR电路

说明书

本实用新型涉及一种用于FPGA的多模式POR电路,包括：第一延迟模块(101)、第二延迟模块(102)、选通控制模块(103)和输出模块(104)；其中，所述第一延迟模块(101)的第一输出端分别电连接所述第二延迟模块(102)和所述选通控制模块(103)，所述第一延迟模块(101)的第二输出端电连接所述输出模块(104)；所述第二延迟模块(102)电连接所述选通控制模块(103)。本实用新型提供的多模式POR电路可以灵活控制一个POR电路从微妙级到几百毫秒级别的延时；可以在各种模式下按需屏蔽clk信号，使D触发器不再动作，从而降低了电路的动态功耗。

技术领域

本实用新型属于FPGA技术领域，具体涉及一种用于FPGA的多模式POR电路。

背景技术

现场可编程逻辑器件(Field-Programmable Gate Array，FPGA)是由许多的逻辑单元构成的逻辑器件，其中，逻辑单元包括门、查找表和触发器，它具有丰富硬件资源、强大并行处理能力和灵活可重配置能力，在数据处理、通信、网络等很多领域得到了越来越多的广泛应用。

上电复位(Power-on Reset，POR)电路是集成电路(Integrated Circuit，IC)内部的一个子模块，用于IC内部数字电路在加载电源时对内部电路的各个节点的电压进行复位清零，使电路可以按照设计预期正常工作。由于FPGA内部资源丰富，使用不同资源时对POR的延时有不同的需求，可能从微妙级别到毫秒级别。

现有POR电路不能满足FPGA复杂工作场景下灵活的延时需求，因此提供一种可以满足FPGA复杂工作场景下应用的多模式POR电路变的越来越重要。

实用新型内容

为了解决现有技术中存在的上述问题，本实用新型提出一种用于FPGA的多模式POR电路。

具体地，本实用新型的一个实施例提供了一种用于FPGA的多模式POR电路，包括：第一延迟模块101、第二延迟模块102、选通控制模块103和输出模块104；其中，

所述第一延迟模块101的第一输出端分别电连接所述第二延迟模块102和所述选通控制模块103，所述第一延迟模块101的第二输出端电连接所述输出模块104；所述第二延迟模块102电连接所述选通控制模块103；所述选通控制模块103电连接所述输出模块104。

在本实用新型的一个实施例中，所述选通控制模块103包括二选一选择器I14；其中，所述二选一选择器I14的第一输入端电连接所述第一延迟模块101的第一输出端，所述二选一选择器I14的第二输入端电连接所述第二延迟模块102的输出端；所述二选一选择器I14的输出端电连接所述输出模块104。

在本实用新型的一个实施例中，所述选通控制模块103还包括与门I20；其中，所述与门I20的第一输入端电连接时钟信号clk，所述与门I20的第二输入端电连接所述二选一选择器I14的输出端，所述与门I20的输出端电连接所述第二延迟模块102的第一输入端。

在本实用新型的一个实施例中，所述输出模块104为第二或非门I12；其中，所述第二或非门I12的第一输入端电连接所述第一延迟模块101的第二输出端，所述第二或非门I12的第二输入端电连接所述二选一选择器I14的输出端，所述第二或非门I12的输出端电连接所述多模式POR电路的输出端。

在本实用新型的一个实施例中，所述第一延迟模块包括：第一反相器I9、第一延迟单元Id1、第二反相器I8、第一或非门I11和第二延迟单元Id2；其中，

所述第一反相器I9、所述第一延迟单元Id1、所述第二反相器I8依次串接于所述第一或非门I11的一个输入端，所述第一或非门I11的另一个输入端与所述第一反相器I9均电连接所述多模式POR电路的输入端，所述第一或非门I11的输出端分别电连接所述第二延迟单元Id2与所述输出模块104；所述第二延迟单元Id2分别电连接所述第二延迟模块102和所述选通控制模块103。