[实用新型]半导体封装组件

说明书

一种半导体封装组件，包含成形胶层、导线架单元、半导体芯片单元，及封装胶层。所述成形胶层由绝缘高分子材料构成，具有芯片区及环围所述芯片区的外围区。所述导线架单元具有多条彼此电性独立并嵌设于所述芯片区的引脚。所述半导体芯片单元具有设置于所述芯片区的顶面的半导体芯片，及多条用于令所述半导体芯片与所述引脚电连接的导线。所述封装胶层覆盖所述成形胶层的所述芯片区的顶面、所述半导体芯片单元、所述引脚外露的接线面及所述引脚外露的侧面。

技术领域

本实用新型是有关于一种利用四方扁平无外引脚导线架封装的封装组件，特别是指一种利用四方扁平无外引脚导线架封装且无芯片座的半导体封装组件。

背景技术

一般利用四方扁平无外引脚(QFN，quad flat no-lead)导线架封装的半导体封装组件，因为考虑封装后半导体芯片的散热，因此，会在设有金属的芯片座设置所述半导体芯片，以协助所述半导体芯片的散热。然而，对小型化且没有太高散热要求的封装组件而言，所述芯片座的设置对所述封装组件的整体并无太多效益。此外，为了设置所述芯片座，还需要牺牲部分可设置引脚的空间以作为所述芯片座与所述导线架的边框连接，也减少了引脚的可设置空间。

发明内容

本实用新型的目的在于提供一种利用无芯片座的QFN导线架封装的半导体封装组件。

本实用新型半导体封装组件包含成形胶层、导线架单元、半导体芯片单元，及封装胶层。

所述成形胶层由绝缘高分子材料构成，具有芯片区，及环围所述芯片区的外围区，所述外围区的底面与所述芯片区的底面共平面，并共同构成所述成形胶层的底面，且所述外围区自所述底面向上的垂直高度小于所述芯片区自所述底面向上的垂直高度。

所述导线架单元具有多条彼此电性独立的引脚，每一条引脚嵌设于所述芯片区，并具有由所述芯片区的底面露出并与所述芯片区的所述底面共平面的底面，及自所述芯片区的顶面露出并与所述芯片区的所述顶面共平面的接线面。

所述半导体芯片单元具有设置于所述芯片区的顶面的半导体芯片，及多条用于令所述半导体芯片与所述引脚电连接的导线。

所述封装胶层覆盖所述芯片区的顶面、所述半导体芯片单元、所述引脚外露的所述接线面、所述引脚外露的侧面、及至少部分的所述外围区的顶面。

较佳地，所述半导体封装组件，其中，所述封装胶层不完全覆盖所述外围区的顶面，且所述封装胶层的侧周面与所述成形胶层的侧周面不共平面。

较佳地，所述半导体封装组件，其中，所述封装胶层完全覆盖所述外围区的顶面，且所述封装胶层的侧周面与所述成形胶层的侧周面共平面。

较佳地，所述半导体封装组件，其中，所述芯片区具有中心部，及环围所述中心部的周围部，所述引脚设置于所述周围部，所述半导体芯片设置于所述中心部，并藉由所述导线与所述引脚电连接。

本实用新型的有益的效果在于：利用让所述半导体封装组件的所述导线架单元不具有所述芯片座，因此，不会因为芯片座而影响引脚的设置空间，可更便于小型化封装组件使用。

附图说明

图1是一剖视示意图，说明本实用新型所述半导体封装组件的实施例；

图2是一剖视示意图，说明实施例的所述封装胶层的另一实施态样；

图3是一俯视示意图，辅助说明所述实施例于制作过程中，尚未切割前的态样；

图4是一剖视示意图，说明沿图3的IV-IV割面线的剖视结构；及

图5是一剖视示意图，辅助说明图2的半导体封装组件，于制作过程中，切割前的剖视结构。

具体实施方式

下面结合附图及实施例对本实用新型进行详细说明。