[实用新型]晶圆级芯片封装结构

说明书

一种晶圆级芯片封装结构，包括：芯片；位于芯片表面的多个第一焊盘；位于芯片表面并覆盖第一焊盘部分表面的第一钝化层；位于第一钝化层上并连接第一焊盘的重布线层；位于重布线层和第一钝化层上的第二钝化层；位于第二钝化层中的多个分立的第二钝化层通孔，且第二钝化层通孔在重布线层上；分别位于第二钝化层通孔中的第二焊盘，第二焊盘和重布线层电性连接，至少一个第一焊盘通过重布线层分别和多个第二焊盘电性连接，与同一个第一焊盘电性连接的多个第二焊盘分别位于芯片表面的不同区域上。所述晶圆级芯片封装结构能兼容多种封装打线方式，可根据产品功能要求和生产风险选择最优的打线方式，缩短产品生产周期，晶圆级芯片封装结构的性能提高。

技术领域

本实用新型涉及半导体制造领域，尤其涉及一种晶圆级芯片封装结构。

背景技术

晶圆级封装(Wafer Level Packaging，简称WLP)技术是对整片晶圆进行封装测试后再切割得到单个成品芯片的技术。与陶瓷无引线芯片载具(Ceramic Leadless ChipCarrier)或有机无引线芯片载具(Organic Leadless Chip Carrier)等模式相比，晶圆级封装技术具有更轻、更小、更短、更薄以及更廉价等优点。晶圆级封装技术是能够将IC设计、晶圆制造、封装测试、基板制造整合为一体的技术，因而成为当前封装领域的热点和未来发展的趋势。

然而，现有的晶圆级芯片封装结构一旦设计完成，只能适用于一种特定的封装，生产周期长，成本高昂，不利于产品功能的快速更新。

实用新型内容

本实用新型解决的问题是提供一种晶圆级芯片封装结构，所述晶圆级芯片封装结构可以同时兼容多种封装打线方式，可以根据产品功能和生产风险选择性能最优的打线方式，缩短产品生产周期，且第二焊盘可以避开芯片底层电路密集区，静电防护性能优异，晶圆级芯片封装结构的性能得到提高。

为解决上述问题，本实用新型提供一种晶圆级芯片封装结构，包括：芯片；位于所述芯片表面的多个第一焊盘；位于所述芯片表面并覆盖所述第一焊盘部分表面的第一钝化层；位于所述第一钝化层上并连接所述第一焊盘的重布线层；位于所述重布线层和所述第一钝化层上的第二钝化层；位于所述第二钝化层中的多个分立的第二钝化层通孔，且所述第二钝化层通孔位于所述重布线层上；分别位于所述第二钝化层通孔中的第二焊盘，所述第二焊盘和所述重布线层电性连接，至少一个所述第一焊盘通过所述重布线层分别和多个所述第二焊盘电性连接，与同一个所述第一焊盘电性连接的多个所述第二焊盘分别位于所述芯片表面的不同区域上。

可选的，所述至少一个所述第一焊盘通过所述重布线层分别和多个所述第二焊盘电性连接，包括如下连接方式：对于全部数量的所述第一焊盘，各所述第一焊盘均通过所述重布线层分别和多个所述第二焊盘电性连接；或者，仅对于部分数量的所述第一焊盘，各所述第一焊盘均通过所述重布线层分别和多个所述第二焊盘电性连接。

可选的，对于通过所述重布线层分别和多个所述第二焊盘电性连接的所述第一焊盘，每一个所述第一焊盘通过所述重布线层分别和2～5个所述第二焊盘电性连接。

可选的，还包括：引线框架，所述引线框架包括载片台和位于所述载片台周围的若干引脚；所述芯片位于所述载片台的表面；若干键合引线，所述键合引线的两端分别连接所述第二焊盘和所述引脚，且在与同一个所述第一焊盘电性连接的多个所述第二焊盘中，仅有一个所述第二焊盘与所述键合引线的一端连接。

可选的，所述第二焊盘包括三层自下至上层叠的焊盘层。

可选的，所述重布线层的厚度为3微米～10微米，且所述重布线层的宽度大于等于20微米。

与现有技术相比，本实用新型的技术方案具有以下优点：