[实用新型]一种脉宽可调的脉冲时钟产生电路

说明书

本实用新型揭示了一种脉宽可调整的脉冲时钟产生电路，包括接入输入时钟信号的至少一组延时单元，输入时钟信号经延时单元延时后产生脉冲时钟信号，延时单元包括单元本体和与单元本体相串连的延时调整单元，单元本体包括至少一个相串联的反相器，延时调整单元包括PMOS延时调整单元和/或NMOS延时调整单元，PMOS延时调整单元包括至少两个相并联的第一PMOS晶体管，NMOS延时调整单元包括至少两个相并联的第一NMOS晶体管。本实用新型能实现脉冲时钟信号的脉宽可调，且整个电路功耗低，电路面积小，实用性较佳。

技术领域

本实用新型涉及一种脉冲时钟产生电路，尤其是涉及一种脉宽可调的脉冲时钟产生电路。

背景技术

脉冲时钟产生电路，是指在时钟的一个周期内产生一个窄脉冲，用来控制时序单元如触发器、锁存器，控制SRAM单元读写等。

如图1所示，通常由输入时钟信号(CLK)经过一延时单元延时输出时钟信号(CLKB)，之后做逻辑运算最终输出脉冲时钟信号(PCLK)，产生的脉冲宽度等于延时单元延时的时间，是固定不可调整的，如图2中的Td是整个延时单元总的延时时间，是固定的。

实用新型内容

本实用新型的目的在于克服现有技术的缺陷，提供一种通过改变延时从而使脉冲宽度可调的脉冲时钟产生电路。

为实现上述目的，本实用新型提出如下技术方案：一种脉宽可调的脉冲时钟产生电路，其包括一接入输入时钟信号的延时单元，所述输入时钟信号经延时单元延时后产生脉冲时钟信号，所述延时单元包括单元本体和与单元本体相串连的延时调整单元，所述单元本体包括至少一个相串联的反相器，所述延时调整单元包括PMOS延时调整单元和/或NMOS延时调整单元，所述PMOS延时调整单元包括至少两个相并联的第一PMOS晶体管，所述NMOS延时调整单元包括至少两个相并联的第一NMOS晶体管。

优选地，每个所述延时逻辑门至少为反相器、与非门或或非门，所述反相器包括相串联的一第二PMOS晶体管和一第二NMOS晶体管。

优选地，所述第二PMOS晶体管和第二NMOS晶体管的栅极均接所述输入时钟信号，且两者漏极相连，且每个延时逻辑门的输入信号和其输出信号与所述输入时钟信号同频率翻转。

优选地，所述PMOS延时调整单元与第二PMOS晶体管相串联。

优选地，所述PMOS延时调整单元接于电源和第二PMOS晶体管的源极之间。

优选地，所述第一PMOS晶体管的栅极接同一个输入控制信号或者每个第一PMOS晶体管单独接一输入控制信号，漏极与第二PMOS晶体管的源极均相连。

优选地，所述NMOS延时调整单元与第二NMOS晶体管相串联。

优选地，所述NMOS延时调整单元接于第二NMOS晶体管的源极和地之间。

优选地，所述第一NMOS晶体管的栅极接同一个输入控制信号或者每个第一NMOS晶体管单独接一输入控制信号，漏极与第二NMOS晶体管的源极均相连。

优选地，所述PMOS延时调整单元的第一PMOS晶体管至少一个是导通的，所述NMOS延时调整单元的第一NMOS晶体管也是至少一个是导通的。

优选地，还包括与延时单元相连的逻辑门电路。

本实用新型的有益效果是：本实用新型通过在延时单元中增加延时调整单元，通过数字控制延时单元的延时时间，实现最终输出的脉冲时钟信号的脉宽可调，实现的整个脉冲时钟产生电路功耗低，且电路面积小，实用性较佳。

附图说明

图1是现有脉冲时钟产生电路的结构示意图；

图2是图1电路的时序示意图；