[实用新型]半导体结构

说明书

本实用新型涉及一种半导体结构，所述半导体结构包括：衬底；位于所述衬底表面的栅极结构，所述栅极结构包括位于衬底表面的栅介质层和位于所述栅介质层表面的栅极；所述栅极包括第一掺杂区域和第二掺杂区域，所述第一掺杂区域内掺杂有第一掺杂离子，所述第二掺杂区域掺杂有第二掺杂离子，所述第二掺杂离子为P型掺杂离子，所述第一掺杂离子能够提高所述P型掺杂离子在所述栅极内的分凝系数。上述半导体结构能够避免栅极耗尽，提高半导体结构的性能。

技术领域

本实用新型涉及半导体技术领域，尤其涉及一种半导体结构。

背景技术

现有技术在PMOS器件中，通常对栅极进行P型离子掺杂以调整晶体管的栅极与衬底之间的功函数，从而达到调节PMOS阈值电压的目的。为了实现栅极的电接触，PMOS器件的栅极顶部会形成金属接触层。所述金属接触层通常为金属硅化物。

在3D NAND的工艺过程中，由于大的热预算，需要采用较为稳定的WSi₂作为栅极接触层。PMOS器件的栅极的P型离子掺杂，通常采用B离子掺杂，然而，B在WSi₂中分凝系数高，扩散速率快，导致B穿越WSi₂层和栅极的界面，进入到WSi₂层中并在WSi₂层中聚积，引起栅极耗尽，从而造成PMOS器件的阈值电压漂移，影响PMOS晶体管的性能，从而无法满足高速大容量电路的需求。

如何避免栅极耗尽问题，提高半导体结构的性能，是目前亟待解决的问题。

实用新型内容

本实用新型所要解决的技术问题是，提供一种半导体结构，以提高所述半导体结构的性能。

本实用新型的技术方案提供一种半导体结构，包括：衬底；位于所述衬底表面的栅极结构，所述栅极结构包括位于衬底表面的栅介质层和位于所述栅介质层表面的栅极；所述栅极包括第一掺杂区域和第二掺杂区域，所述第一掺杂区域内掺杂有第一掺杂离子，所述第二掺杂区域掺杂有第二掺杂离子，所述第二掺杂离子为P型掺杂离子，所述第一掺杂离子能够提高所述P型掺杂离子在所述栅极内的分凝系数。

可选的，所述第一掺杂离子包括C和Ge中的至少一种。

可选的，所述第一掺杂离子分布于所述栅极的各个位置处。

可选的，所述第二掺杂离子包括B或BF₂中的至少一种。

可选的，还包括：位于所述栅极结构两侧的衬底内的源极和漏极。

可选的，还包括：位于所述栅极顶部表面的栅极接触层。

可选的，所述栅极接触层的材料包括钨硅化物和镍硅化物中的至少一种。

本实用新型的半导体结构，在栅极材料层中掺杂第一掺杂离子，所述第一掺杂离子能够提高P型掺杂离子在栅极材料层中的分凝系数，从而使得所述栅极材料层在进行P型掺杂离子掺杂后，保持较高的P型掺杂离子浓度，避免栅极耗尽问题，从而提高半导体结构的性能。

附图说明

图1至图5为本实用新型的半导体结构的形成过程的结构示意图。

具体实施方式

下面结合附图对本实用新型提供的半导体结构及其形成方法的具体实施方式做详细说明。

请参考图1，提供衬底100；在所述衬底100表面形成栅介质材料层101和位于所述栅介质材料层110表面的栅极材料层120。