[实用新型]行波进位加法器及应用其的数据运算单元、芯片、算力板和计算设备

说明书

本实用新型提供一种行波进位加法器及应用其的数据运算单元、芯片、算力板和计算设备。行波进位加法器包括多个输入端，用于提供运算数据和进位输入；多个输出端，用于将运算结果输出并提供进位输出；至少一组级联的全加器，连接在所述输入端和所述输出端之间，用于对所述输入端的所述运算数据和所述进位输入进行运算；其中，所述级联的全加器之间为互补结构。本实用新型的行波进位加法器，能够有效减小加法器链的计算延迟。

技术领域

本实用新型涉及一种行波进位加法器，特别涉及一种在计算设备中应用的多位行波进位加法器。

背景技术

在计算机系统中，加法运算是一切算术运算的核心。因此如何提高加法运算的速度是业内人士所共同追求的目标。

最初的计算机都采用行波进位加法器(ripple-carry addition)。对于这种加法器第i位的和Si为

其中Ai和Bi分别是两个操作数的第i位，Ci是向第i位的进位。下一级 (i+1)位的进位是

C_i+1＝A_i·B_i+C_i·(A_i+B_i)

因此两个n位的操作数相加最大需要n-1个进位延时和一个求和的延时。这显然不能满足当今计算机运算高速度的需求。

经过多年来对加法器的不断改进，目前改进后的加法器主要有两类，一类是异步加法器，另一类是同步加法器。当今绝大多数计算机系统中的加法器都采用了后者。同步加法器的种类虽然很多，都有源于各自不同的设计思想形成了不同的电路结构，但它们的共同特点，都是克服行波进位加法器的串行进位，增加求和与求进位的并行度，以尽量减少求和时等待进位的延时，从而提高加法器的执行速度。但它们的共同缺点在于还是不能满足对运算速度提出的不断提高的要求。

CN104020980公开了一种全加器。如图1所示，全加器400接收输入401 处的一位输入A和B并在考虑输入402处的进位输入信号Cin的值的情况下将这些输入相加。进位输入信号Cin对应于由相邻加法器产生的与较低位的位置对应的进位输出。在输出403处以SUM和进位输出Cout信号的形式提供输入401和402处的输入的最终和。在加法器400连接成链的情况下，进位输出信号Cout可以被路由到下一个加法器的Cin输入线上。可以用两个半加器和 OR门构建全加器如全加器400。两个半加器中的第一个半加器接收A和B。第二个半加器接收来自第一个半加器的和输出并接收Cin。第二个半加器产生全加器的SUM信号。第二个半加器还可以产生进位输出信号(carryoutsignal)。来自第二个半加器的进位输出信号和来自第一个半加器的进位输出信号可以利用OR门进行组合，且OR门的最终输出可以用作全加器的Cout信号。

行波进位加法器可以由全加器链形成，如图2所示。行波进位加法器500 由多个全加器链(FA0、FA1、FA2等)形成，每个全加器的进位输入Cin连到前面的全加器的进位输出Cout部分。例如，全加器FA1接收链中前面的全加器FA0的进位输出信号C1并将其进位输出信号C2提供给下一个全加器FA2。

这些加法器之所以被称为行波进位加法器是因为进位位的正确值“以行波方式”从一位传到下一位。行波进位加法器可以有效地实施，但是具有有限的性能。直到已经计算出最后一位的进位输出时才产生有效的输出信号。因为进位信号以行波方式通过加法器的所有层级，所以存在与加法器链的长度成比例的计算延迟。

实用新型内容

本实用新型所要解决的技术问题是提供一种行波进位加法器，能够有效减小加法器链的计算延迟。

为了实现上述目的，本实用新型提供了一种行波进位加法器，包括：

多个输入端，用于提供运算数据和进位输入；