[实用新型]一种超低电压异或门电路

说明书

本实用新型涉及一种超低电压异或门电路，包括第一驱动电路、与第一驱动电路对应设置的第二驱动电路、驱动晶体管、以及调节电路；第一驱动电路的控制端连接输入信号，第一驱动电路的第一端连接驱动晶体管的第一电极和电源VDD，第二端连接驱动晶体管的第二电极；驱动晶体管的第二电极还连接调节电路的第一端，驱动晶体管的第三电极连接超低电压异或门电路的输出端，驱动晶体管的第三电极还连接第二驱动电路的第一端，第二驱动电路的第二端接地，驱动电路的控制端连接输入信号；调节电路的控制端连接电源VDD，调节电路的第二端接地。本实用新型可以增强输出端输出零低电平时的下拉能力，电路逻辑延时相比传统电路速度更快。

技术领域

本实用新型涉及逻辑电路的领域，更具体地说，涉及一种超低电压异或门电路。

背景技术

准NMOS/PMOS电路与电阻负载电路是经典的快速有比逻辑电路，然而在超低电压情况下由于上拉负载电流的存在，准NMOS电路在输出低电平时远高于零电压而导致信号失效。而近年来在低电压应用领域得到关注的电流模与差分逻辑电路虽然解决了信号完整性问题，但也分别存在电压难以降低(叠加的尾电流NMOS)和版图复杂度过高等问题。

在亚阈值供电时，无论采用何种逻辑风格和电路类型，除了电压的变动会给逻辑延时带来指数级别的大幅度影响外，工艺偏差对电路性能带来的影响也是非常明显的。工艺偏差对逻辑功能的危害主要表现在FS或SF(Fast NMOS，Slow PMOS&Slow NMOS，FastPMOS)情况下输出端逻辑摆幅单边失衡而导致信号不完整；对速度的影响则是由于FS，SF或者SS造成了输出端电平的高-低或低-高转换时间的拖长，进而增加了逻辑延时。传统的静态型(standard static)CMOS逻辑单元所设计的三输入异或门虽然在亚阈值供电的条件下可以实现，但是其电路逻辑延时的问题仍然没有得到解决。

实用新型内容

本实用新型要解决的技术问题在于，针对现有技术的上述缺陷，提供一种在亚阈值供电时可以有效解决电路逻辑延时、且速度更快的超低电压异或门电路。

本实用新型解决其技术问题所采用的技术方案是：构造一种超低电压异或门电路，包括第一驱动电路、与所述第一驱动电路对应设置的第二驱动电路、驱动晶体管、以及调节电路；

所述第一驱动电路的控制端连接输入信号，所述第一驱动电路的第一端连接所述驱动晶体管的第一电极和电源VDD，所述第一驱动电路的第二端连接所述驱动晶体管的第二电极；所述驱动晶体管的第二电极还连接所述调节电路的第一端，所述驱动晶体管的第三电极连接所述超低电压异或门电路的输出端，所述驱动晶体管的第三电极还连接所述第二驱动电路的第一端，所述第二驱动电路的第二端接地，所述驱动电路的控制端连接所述输入信号；所述调节电路的控制端连接电源VDD，所述调节电路的第二端接地；

所述第一驱动电路和所述第二驱动电路根据所述输入信号导通或截止，所述调节电路根据所述电源VDD导通或截止；所述输出端在所述第一驱动电路、所述第二驱动电路、所述调节电路导通时，输出逻辑零低电平；所述输出在所述第一驱动电路和所述第二驱动电路截止、所述调节电路导通时，输出逻辑高电平。

优选地，所述驱动晶体管为P型晶体管。

优选地，所述第一驱动电路包括：第一驱动模块和第二驱动模块；

所述第一驱动模块和所述第二驱动模块并联连接，且所述第一驱动模块和所述第二驱动模块并联后连接在所述驱动晶体管的第一电极和第二电极之间。

优选地，所述第一驱动模块包括：第一PMOS管、第二NMOS管、第三NMOS管、第四PMOS管和第五NMOS管；

所述第一PMOS管的源极连接所述驱动晶体管的第一电极，所述第一PMOS管的漏极连接所述第二NMOS管的漏极，所述第二NMOS管的源极连接所述第三NMOS管的漏极，所述第三NMOS管的源极连接所述驱动晶体管的第二电极；