[实用新型]一种数据帧定位电路有效
| 申请号： | 201821357696.3 | 申请日： | 2018-08-22 |
| 公开（公告）号： | CN208768081U | 公开（公告）日： | 2019-04-19 |
| 发明（设计）人： | 葛志敏;娄智敏;汪超 | 申请（专利权）人： | 上海循态信息科技有限公司 |
| 主分类号： | H04L1/00 | 分类号： | H04L1/00;H04L12/863 |
| 代理公司： | 上海段和段律师事务所 31334 | 代理人： | 李佳俊;郭国中 |
| 地址： | 200241 上海市*** | 国省代码： | 上海;31 |
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| 摘要： | |||
| 搜索关键词： | 输出端 数字信号处理器 输入端连接 移位寄存器 数据流 本实用新型 数据帧定位 加法器 电路 结构简单成本 处理数据 计算电路 异步FIFO 硬件结构 缓存器 输入端 可用 帧头 | ||
1.一种数据帧定位电路，其特征在于，包括：
异步FIFO缓存器：包括数据流输入端以及数据流输出端；
多个移位寄存器：所述移位寄存器的输入端连接所述数据流输出端；
相关性计算电路：包括多个数字信号处理器以及加法器，所述数字信号处理器的输入端连接所述移位寄存器的输出端，所述加法器的输入端连接所有数字信号处理器的输出端。
2.根据权利要求1所述的数据帧定位电路，其特征在于，所述移位寄存器的数量等于所述数据流输入端输入的数据流的位宽。
3.根据权利要求1所述的数据帧定位电路，其特征在于，所述数据流输入端输入的数据流为16bit数据流，所述移位寄存器为16个512bit的移位寄存器，16个512bit的移位寄存器每个时钟周期输出512*16bit待相关性计算数据，所述相关性计算电路每个时钟周期输出512*16bit相关性计算结果。
4.根据权利要求1所述的数据帧定位电路，其特征在于，所述数字信号处理器的数量等于所有移位寄存器每个时钟周期输出的待相关性计算数据数量的一半。
5.根据权利要求1所述的数据帧定位电路，其特征在于，还包括存储器，连接所述相关性计算电路的输出端。
6.一种数据帧定位电路，其特征在于，包括：
异步FIFO缓存器：包括数据流输入端以及数据流输出端；
多个移位寄存器：所述移位寄存器的输入端连接所述数据流输出端；
相关性计算电路：包括多个数字信号处理器以及加法器，所述数字信号处理器的输入端连接所述移位寄存器的输出端，所述加法器的输入端连接所有数字信号处理器的输出端；
存储器，连接所述相关性计算电路的输出端；
其中，所述移位寄存器的数量等于所述数据流输入端输入的数据流的位宽；
所述数据流输入端输入的数据流为16bit数据流，所述移位寄存器为16个512bit的移位寄存器，16个512bit的移位寄存器每个时钟周期输出512*16bit待相关性计算数据，所述相关性计算电路每个时钟周期输出512*16bit相关性计算结果；
所述数字信号处理器的数量等于所有移位寄存器每个时钟周期输出的待相关性计算数据数量的一半。
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