[实用新型]一种数据帧定位电路

说明书

本实用新型提供了一种数据帧定位电路，包括：异步FIFO缓存器：包括数据流输入端以及数据流输出端；多个移位寄存器：所述移位寄存器的输入端连接所述数据流输出端；相关性计算电路：包括多个数字信号处理器以及加法器，所述数字信号处理器的输入端连接所述移位寄存器的输出端，所述加法器的输入端连接所有数字信号处理器的输出端。本实用新型提供了一种可用于帧头定位的硬件结构，该结构简单成本低廉，能够适用于线速处理数据帧。

技术领域

本实用新型涉及电子电路技术领域，具体地，涉及一种数据帧定位电路。

背景技术

在通信系统中，带帧头的数据经过AD转换和模拟信道后，信噪比增大，存在衰减和变形，再经过DA恢复出数字数据后，帧头往往难以直接分辨，必须采取一些复杂的算法来界定帧头，相关性分析就是其中常用一种。

帧头长度越长，相关性分析的结果就越准确，定帧率就越高。但是，传统帧头定位采用纯软件处理方式，在帧头长度很长的情况下，相关性分析会占用大量计算资源，一般CPU的算力难以线速处理高速数据帧。

因此，提供一种能够线速处理高速数据帧的电路结构，从而有助于提高帧头定位效率是本领域急需解决的技术问题。

实用新型内容

针对现有技术中的缺陷，本实用新型的目的是提供一种数据帧定位电路。

根据本实用新型提供的一种数据帧定位电路，包括：

异步FIFO缓存器：包括数据流输入端以及数据流输出端；

多个移位寄存器：所述移位寄存器的输入端连接所述数据流输出端；

相关性计算电路：包括多个数字信号处理器以及加法器，所述数字信号处理器的输入端连接所述移位寄存器的输出端，所述加法器的输入端连接所有数字信号处理器的输出端。

较佳的，所述移位寄存器的数量等于所述数据流输入端输入的数据流的位宽。

较佳的，所述数据流输入端输入的数据流为16bit数据流，所述移位寄存器为16个512bit的移位寄存器，16个512bit的移位寄存器每个时钟周期输出512*16bit待相关性计算数据，所述相关性计算电路每个时钟周期输出512*16bit相关性计算结果。

较佳的，所述数字信号处理器的数量等于所有移位寄存器每个时钟周期输出的待相关性计算数据数量的一半。

较佳的，还包括存储器，连接所述相关性计算电路的输出端。

根据本实用新型提供的一种数据帧定位电路，包括：

异步FIFO缓存器：包括数据流输入端以及数据流输出端；

多个移位寄存器：所述移位寄存器的输入端连接所述数据流输出端；

相关性计算电路：包括多个数字信号处理器以及加法器，所述数字信号处理器的输入端连接所述移位寄存器的输出端，所述加法器的输入端连接所有数字信号处理器的输出端；

存储器，连接所述相关性计算电路的输出端；

其中，所述移位寄存器的数量等于所述数据流输入端输入的数据流的位宽；

所述数据流输入端输入的数据流为16bit数据流，所述移位寄存器为16个512bit的移位寄存器，16个512bit的移位寄存器每个时钟周期输出512*16bit待相关性计算数据，所述相关性计算电路每个时钟周期输出512*16bit相关性计算结果；

所述数字信号处理器的数量等于所有移位寄存器每个时钟周期输出的待相关性计算数据数量的一半。

与现有技术相比，本实用新型具有如下的有益效果：