[实用新型]上下拉电阻电路、IO电路以及芯片

说明书

本实用新型提供一种上下拉电阻电路、IO电路以及芯片，上下拉电阻电路包括第一场效应管、第二场效应管以及第一电阻，第一场效应管的栅极连接芯片的内部逻辑电路，第一场效应管的源极连接芯片的第一供电电源，第一场效应管的漏极连接第二场效应管的漏极，第二场效应管的栅极连接IO电路中的电源选择电路，电源选择电路用于输出芯片中第一供电电源以及第二供电电源中的较大供电电源，第二场效应管的源极连接第一电阻的一端，第一电阻的另一端连接芯片的引脚输入。本实用新型提供的上下拉电阻电路具有耐高压特性，在外部输入高达5V时，电路中的MOS管的工作电压也并未超过其工艺要求。

技术领域

本实用新型涉及输入输出电路领域，具体而言，涉及一种上下拉电阻电路、IO电路以及芯片。

背景技术

在标准的CMOS工艺中，通用输入输出(General Purpose Input Output，GPIO)电路主要是由若干被称为场效应晶体管MOSFET的基本元器件搭建起来的，MOS管有4个接线端子，在这4个端子分别加合适的电压，就可以令MOS管按既定的方式工作。基于既定的生产工艺，要求MOS的4个端子两两之间的电压差不超过某个范围，这个电压范围也就是MOS管的工作电压。基于一种标准的CMOS工艺，该CMOS工艺提供的MOS管的典型工作电压为3.3V，最高可忍受的工作电压不超过3.3V的10％，即不超过3.6V，而在MOS管的工作电压不超过工艺要求的前提下，GPIO电路可以忍受的外部输入电平远超于MOS管可忍受的最高工作电压，则GPIO具有耐高压特性。

目前的输入输出(Input/Output，IO)设计技术，着重点都是如何解决输出驱动级的耐高压问题，对于GPIO而言，除了输出，还需要有上下拉电阻，而对于在GPIO中实现上下拉电阻的电路具有耐高压特性的技术方案则比较缺乏。

实用新型内容

本实用新型的目的在于提供一种上下拉电阻电路、IO电路以及芯片，为IO电路提供耐高压的上拉电阻。

本实用新型第一方面提供一种上下拉电阻电路，所述上下拉电阻电路位于芯片中，所述芯片包括第一供电电源以及第二供电电源，所述第一供电电源为所述芯片的主电源，所述第二供电电源为所述芯片的副电源，所述第二供电电源电平低于所述第一供电电源电平；

所述上下拉电阻电路包括第一场效应管、第二场效应管以及第一电阻，所述第一场效应管的栅极连接芯片的内部逻辑电路，所述第一场效应管的源极连接第一供电电源，所述第一场效应管的漏极连接所述第二场效应管的漏极，所述第二场效应管的栅极连接IO电路中的电源选择电路，所述电源选择电路用于输出所述第一供电电源以及所述第二供电电源中的较大供电电源，所述第二场效应管的源极连接所述第一电阻的一端，所述第一电阻的另一端连接芯片的引脚输入；

在所述芯片的内部逻辑电路输出使能信号时，所述上下拉电阻电路为芯片提供上拉电阻。

可选地，还包括第三场效应管、第四场效应管以及第二电阻，所述第二电阻的一端连接芯片的引脚输入，所述第二电阻的另一端连接所述第三场效应管的漏极，所述第三场效应管的栅极连接所述电源选择电路，所述第三场效应管的源极连接所述第四场效应管的漏极，所述第四场效应管的栅极连接芯片的内部逻辑电路，所述第四场效应管的源极接地；

所述上下拉电阻电路根据芯片的内部逻辑电路的输出信号为芯片提供上拉电阻和/或下拉电阻。

可选地，所述第一场效应管为P沟道场效应管，所述第二场效应管、所述第三场效应管以及所述第四场效应管为N沟道场效应管。

可选地，所述第一场效应管的衬底连接第一电平接点，所述第一电平接点的电平为引脚输入电平、第一供电电源电平以及第二供电电源电平中的最大值。

可选地，所述第二场效应管、所述第三场效应管以及所述第四场效应管的衬底均接地。

可选地，所述第二场效应管为本征N沟道场效应管。