[实用新型]一种适用于高性能SOC芯片的高速串行总线解串IP核

权利要求书

1.一种适用于高性能SOC芯片的高速串行总线解串IP核，其特征在于：包括配置寄存器、采样串并转换模块、数据移位模块，所述配置寄存器分别与所述采样串并转换模块和所述数据移位模块电连接，所述采样串并转换模块与所述数据移位模块电连接；所述采样串并转换模块用于对输入的高速串行数据进行采样并完成串转并功能，所述数据移位模块用于对所述采样串并转换模块输出的并行数据进行移位并输出与测试码一致的信号，所述配置寄存器用于配置所述采样串并转换模块、所述数据移位模块，分别使所述采样串并转换模块完成对输入的高速串行数据进行采样和串转并功能、所述数据移位模块完成对所述采样串并转换模块输出的并行数据进行移位并输出与测试码一致的信号。

2.如权利要求1所述的适用于高性能SOC芯片的高速串行总线解串IP核，其特征在于：所述采样串并转换模块包括数据通道和时钟通道；

所述数据通道用于对高速串行数据采样与串转并，所述数据通道包括数据采样电路和串转并电路，所述数据采样电路包括第一数据输入端和第二数据输入端，所述第一数据输入端和所述第二数据输入端分别经端接电阻后与高速串行总线电连接，所述数据采样电路输出端与所述串转并电路输入端电连接，所述串转并电路输出端与所述数据移位模块输入端电连接；

所述时钟通道用于给所述数据通道提供时钟，所述时钟通道包括时钟采样电路、延迟锁相环电路、分频器，所述时钟采样电路包括第一时钟输入端和第二时钟输入端，所述第一时钟输入端和所述第二时钟输入端分别经端接电阻后与高速串行总线电连接，所述时钟采样电路输出端与所述延迟锁相环电路输入端电连接，所述延迟锁相环电路输出端与所述分频器输入端电连接，所述分频器输出端连接至各所述数据通道上，此时所述采样串并转换模块内的延迟锁相环电路输入信号为高速串行输入数据的数据位时钟。

3.如权利要求2所述的适用于高性能SOC芯片的高速串行总线解串IP核，其特征在于：所述时钟通道还包括异或运算器、二分选择器，所述异或运算器第一输入端与一数据通道的数据采样电路输出端电连接，所述异或运算器第二输入端与所述时钟采样电路电连接；所述二分选择器第一输入端与所述异或运算器输出端电连接，所述二分选择器第二输入端与所述时钟采样电路输出端电连接，所述二分选择器输出端与所述延迟锁相环电路电连接，此时所述采样串并转换模块内的延迟锁相环电路输入时钟为高速串行数据的数据位时钟与高速串行采样数据经异或运算产生的时钟。

4.如权利要求1所述的适用于高性能SOC芯片的高速串行总线解串IP核，其特征在于：所述采样串并转换模块串行输入数据的最高速率为1Gbps。

5.如权利要求1所述的适用于高性能SOC芯片的高速串行总线解串IP核，其特征在于：所述数据移位模块输出的移位并行数据位宽为8位或10位或12位或14位或16位，通过所述配置寄存器进行位宽参数的配置。