[实用新型]一种适用于高性能SOC芯片的高速串行总线解串IP核

说明书

本实用新型公开了一种适用于高性能SOC芯片的高速串行总线解串IP核，包括配置寄存器、采样串并转换模块、数据移位模块，配置寄存器分别与采样串并转换模块和数据移位模块电连接，采样串并转换模块与数据移位模块电连接；采样串并转换模块用于对输入的高速串行数据进行采样并完成串转并功能，数据移位模块用于对采样串并转换模块输出的并行数据进行移位并输出与测试码一致的信号，配置寄存器用于配置采样串并转换模块、数据移位模块并使它们根据相应的配置完成对应的功能。本实用新型串并转换的输入数据速率范围广，且内含数据移位调整模块，可以保证数据串转并的准确性。

技术领域

本实用新型涉及高速串行通信领域，特别涉及一种适用于高性能 SOC芯片使用的高速串行总线解串IP核。

背景技术

随着集成电路制造工艺的改进以及面向应用的系统级芯片的发展，集成电路设计者已经可以把越来越多、越来越复杂的功能模块集成到同一个芯片上，许多功能芯片例如高速AD等都采用了高速串行的方式进行数据传输，现有的高速串行总线解串装置可处理数据最大速率低，数据速率范围小，且部分装置输出数据存在一定的错误。

实用新型内容

本实用新型提供了一种适用于高性能SOC芯片的高速串行总线解串IP核，用于解决高速串行总线解串装置可处理数据最大速率低以及解串输出信号错误的的问题。

实现本实用新型所用的技术特征为：

一种适用于高性能SOC芯片的高速串行总线解串IP核，其特征在于：包括配置寄存器、采样串并转换模块、数据移位模块，所述配置寄存器分别与所述采样串并转换模块和所述数据移位模块电连接，所述采样串并转换模块与所述数据移位模块电连接；所述采样串并转换模块用于对输入的高速串行数据进行采样并完成串转并功能，所述数据移位模块用于对所述采样串并转换模块输出的并行数据进行移位并输出与测试码一致的信号，所述配置寄存器用于配置所述采样串并转换模块、所述数据移位模块，分别使所述采样串并转换模块完成对输入的高速串行数据进行采样和串转并功能、所述数据移位模块完成对所述采样串并转换模块输出的并行数据进行移位并输出与测试码一致的信号。

进一步的，所述采样串并转换模块包括数据通道和时钟通道；

所述数据通道用于对高速串行数据采样与串转并，所述数据通道包括数据采样电路和串转并电路，所述数据采样电路包括第一数据输入端和第二数据输入端，所述第一数据输入端和所述第二数据输入端分别经端接电阻后与高速串行总线电连接，所述数据采样电路输出端与所述串转并电路输入端电连接，所述串转并电路输出端与所述数据移位模块输入端电连接；

所述时钟通道用于给所述数据通道提供时钟，所述时钟通道包括时钟采样电路、延迟锁相环电路、分频器，所述时钟采样电路包括第一时钟输入端和第二时钟输入端，所述第一时钟输入端和所述第二时钟输入端分别经端接电阻后与高速串行总线电连接，所述时钟采样电路输出端与所述延迟锁相环电路输入端电连接，所述延迟锁相环电路输出端与所述分频器输入端电连接，所述分频器输出端连接至各所述数据通道上，此时所述采样串并转换模块内的延迟锁相环电路输入信号为高速串行输入数据的数据位时钟。

进一步的，所述时钟通道还包括异或运算器、二分选择器，所述异或运算器第一输入端与相邻数据通道的数据采样电路输出端电连接，所述异或运算器第二输入端与所述时钟采样电路电连接；所述二分选择器第一输入端与所述异或运算器输出端电连接，所述二分选择器第二输入端与所述时钟采样电路输出端电连接，所述二分选择器输出端与所述延迟锁相环电路电连接，此时所述采样串并转换模块内的延迟锁相环电路输入时钟为高速串行数据的数据位时钟与高速串行采样数据经异或运算产生的时钟。

进一步的，所述采样串并转换模块串行输入数据的最高速率为 1Gbps。

进一步的，所述数据移位模块输出的移位并行数据位宽为8位或 10位或12位或14位或16位，通过配置寄存器进行位宽参数的配置。

有益效果：