[实用新型]存储器芯片内建自测试电路装置

说明书

本实用新型提供了一种存储器芯片内建自测试电路装置，包括待测电路、寄存器、比较电路以及测试结果输出模块。待测电路用于根据原始测试向量生成测试数据信号。比较电路连接至待测电路和寄存器，用于对经过寄存器延迟后的原始测试向量和测试数据信号进行逻辑异或运算，生成用于表示待测电路是否有效的测试结果指示信号。测试结果输出模块用于根据测试结果指示信号，择一输出用于表示待测电路有效的有效测试结果和逻辑状态指示值中的一种。不仅能够判断出待测电路是否有效，而且进一步得到待测电路的失效形态，即能够从测试结果中直接得出测试数据信号的逻辑状态，以及原始测试向量的逻辑状态。不仅提高测试效率，而且便于后续对待测电路的检修。

技术领域

本实用新型涉及半导体集成电路技术领域，具体涉及一种存储器芯片内建自测试电路装置。

背景技术

随着超大规模半导体集成电路内包含的单元数越来越多，由此带来测试成本所占整个芯片成本的比例越来越大。目前，普遍认为能够有效解决芯片级测试成本的方案是在芯片内部安插“内建自测试(BIST，Build-in Self-test)”结构，通过这种方案，能够增加芯片测试的可控制性和可观测性，从而使测试向量生成和验证测试变得容易一些。

通常的测试方法是对被测芯片加载测试向量，通过收集响应结果并与预期结果对比，来检测芯片是否能够正常工作。在当前的内建自测试结构中，存储器芯片比较电路是将对待测电路进行测试之后输出的测试数据信号即响应结果与测试向量即预期结果做异或逻辑运算，通过运算得到的结果判断待测电路是否能够正常工作。具体的测试过程是：当测试数据信号与测试向量不同时，输出结果为“1”，判断结果是待测电路失效，不能正常工作；当测试数据信号与测试向量相同时，输出结果为“0”，判断结果是待测电路有效，能够正常工作。

然而，目前的测试方法中，根据判断结果无法准确得出测试数据信号的状态。原因是，待测电路失效时，存在如下两种可能：当测试数据信号的状态是“1”，测试向量的状态是“0”时，判断结果是待测电路无效；当测试数据信号的状态是“0”，测试向量的状态是“1”时，判断结果也是待测电路无效。此时，测试数据信号的状态在待测电路无效的情况下，包括两种状态“0”和“1”。因此，利用现有的测试方法，根据判断结果无法得知测试数据信号的状态。

实用新型内容

本实用新型提供一种存储器芯片内建自测试电路装置，以克服或缓解背景技术中存在的一个或者更多个问题，至少提供一种有益的选择。

作为本实用新型的一个方面，提供了一种存储器芯片内建自测试电路装置，包括待测电路、寄存器、比较电路以及测试结果输出模块；

所述待测电路用于根据原始测试向量，生成测试数据信号；

所述寄存器用于延迟所述原始测试向量的传输时间，使得延迟后的所述原始测试向量与所述测试数据信号同步输出；

所述比较电路连接至所述待测电路和所述寄存器，所述比较电路包括异或门、反相器以及与非门；

所述异或门包括第一输入端、第二输入端以及第一信号输出端，所述第一输入端用于输入延迟后的所述原始测试向量，所述第二输入端用于接收所述测试数据信号，所述第一信号输出端用于输出测试结果指示信号，所述测试结果指示信号用于表示所述待测电路是否有效；

所述反相器包括反相器输入端和反相器输出端，所述反相器输入端用于接收延迟后的所述原始测试向量，所述反相器输出端用于输出对延迟后的所述原始测试向量的相位反转180度生成的反相测试向量；

所述与非门包括第三输入端、第四输入端以及第二信号输出端，所述第三输入端用于接收所述测试数据信号，所述第四输入端连接至所述反相器输出端，所述第四输入端用于接收所述反相测试向量，所述第二信号输出端用于输出逻辑状态指示值，所述逻辑状态指示值用于表示所述待测电路失效时，所述测试数据信号的逻辑状态；