[实用新型]沟槽隔离结构有效

专利信息
申请号: 201821434102.4 申请日: 2018-09-03
公开(公告)号: CN209045526U 公开(公告)日: 2019-06-28
发明(设计)人: 不公告发明人 申请(专利权)人: 长鑫存储技术有限公司
主分类号: H01L21/762 分类号: H01L21/762
代理公司: 上海光华专利事务所(普通合伙) 31219 代理人: 罗泳文
地址: 230000 安徽省合肥市*** 国省代码: 安徽;34
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摘要:
搜索关键词: 绝缘部 凸起部 侧壁保护 绝缘介质 衬底 沟槽隔离结构 本实用新型 侧壁延伸部 绝缘介质层 凸起连接部 侧壁 刻蚀选择比 支撑层 减小 覆盖 填充 腐蚀
【说明书】:

实用新型提供一种沟槽隔离结构,结构包括:衬底,衬底中具有沟槽;绝缘介质层,包括填充于沟槽的第一绝缘部以及凸出于衬底顶面的第二绝缘部,第二绝缘部包括上部的凸起部以及位于凸起部及第一绝缘部之间的凸起连接部;侧壁保护部,覆盖于述第二绝缘部的凸起部的侧壁;以及侧壁延伸部,覆盖于第二绝缘部的凸起连接部的侧壁;侧壁保护部与绝缘介质层具有不同材质。本实用新型通过设置支撑层使得沟槽隔离结构的绝缘介质具有凸出于衬底的凸起部,并通过对该凸起部的周侧形成侧壁延伸部及侧壁保护部,侧壁保护部与绝缘介质的材质不同而具有较高的刻蚀选择比,从而可以对绝缘介质进行保护,减小或者避免绝缘介质的侧腐蚀。

技术领域

本实用新型属于集成电路设计制造领域,特别是涉及一种沟槽隔离结构及其制作方法。

背景技术

随着半导体制造技术的飞速发展,半导体器件为了达到更快的运算速度、更大的信息存储量以及更多的功能,半导体芯片向更高集成度方向发展,即半导体器件的特征尺寸(CD, Critical Dimension)越小,而半导体芯片的集成度越高。目前,半导体集成电路通常包含有源区和位于有源区之间的隔离区,这些隔离区在制造有源器件之前形成。伴随着半导体工艺进入深亚微米时代,半导体器件的有源区隔离层已大多采用浅沟槽隔离工艺(Shallow Trench Isolation,STI)来制作。

图1显示为一种浅沟槽隔离结构(STI)的俯视结构示意图,图2显示为图1中A-A’处的截面结构示意图,可以看出,在回刻工艺或后续制造半导体器件的其它刻蚀工艺中,形成于衬底101中的浅沟槽隔离结构(STI)102的侧壁可能会发生侧腐蚀而形成一侧腐蚀槽103,该侧腐蚀槽103会导致边缘漏电等缺陷,降低半导体器件的可靠性。

基于以上所述,提供一种可以有效防止浅沟槽隔离结构(STI)产生侧腐蚀槽,从而提高器件可靠性的沟槽隔离结构及其制作方法实属必要。

实用新型内容

鉴于以上所述现有技术的缺点,本实用新型的目的在于提供一种沟槽隔离结构及其制作方法,用于解决现有技术中沟槽隔离结构(STI)的侧壁易被腐蚀而导致边缘漏电等缺陷的问题。

为实现上述目的及其他相关目的,本实用新型提供一种沟槽隔离结构的制作方法,所述制作方法包括:1)提供一衬底,于所述衬底表面至少依次形成氧化物衬垫层和支撑介质层; 2)图案化刻蚀所述支撑介质层及所述氧化物衬垫层,以于所述支撑介质层及所述氧化物衬垫层形成填充窗口,接续刻蚀所述衬底,以于所述衬底中形成沟槽;3)沉积绝缘介质层,所述绝缘介质层包括填充于所述沟槽的第一绝缘部以及填充于所述填充窗口的第二绝缘部;4)去除所述支撑介质层,使得所述第二绝缘部凸出于所述氧化物衬垫层以形成凸起部;5)沉积隔离介质层,所述隔离介质层包括覆盖所述氧化物衬垫层的第一表面部、覆盖所述凸起部的上表面的第二表面部以及覆盖所述凸起部侧壁的侧壁保护部,所述隔离介质层与所述氧化物衬垫层具有不同材质;以及6)去除所述隔离介质层的所述第一表面部、所述第二表面部及位于所述第一表面部下方的所述氧化物衬垫层,保留位于所述凸起部的侧壁的所述侧壁保护部,同时保留位于所述侧壁保护部下方的所述氧化物衬垫层以形成侧壁延伸部。

优选地,步骤5)沉积介质隔离层的方法包括原子层沉积。

进一步地,所述原子层沉积的气体源包括Si3Cl4及NH3

优选地,步骤4)去除所述支撑介质层后,所述凸起部凸出于所述氧化物衬垫层的高度范围介于5纳米~25纳米。

优选地,步骤6)采用干法刻蚀去除所述隔离介质层的所述第一表面部、所述第二表面部及位于所述第一表面部下方的所述氧化物衬垫层。

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