[实用新型]晶体管及集成电路存储器

说明书

本实用新型涉及集成电路领域，提供了一种晶体管和一种集成电路存储器。所提供的晶体管包括形成有栅极沟槽和源/漏区的衬底，栅极沟槽中填充有栅极介质层、第一栅极层和第二栅极层，其中沿栅极沟槽的底壁向衬底的表面延伸的方向，第一栅极层的功函数逐渐降低，与功函数均一的埋置栅极相比，本实用新型提供的晶体管在工作时，与源/漏区交叠处的电场强度较小，电荷由源/漏区注入沟道区的势垒降低，有助于加快晶体管的开启速度，降低GIDL电流。本实用新型提供的集成电路存储器包括上述晶体管，所述集成电路存储器例如是DRAM阵列，通过降低GIDL电流，有利于提升DRAM阵列的可靠性。

技术领域

本实用新型涉及集成电路领域，特别涉及晶体管及集成电路存储器。

背景技术

金属氧化物半导体(Metal oxide semiconductor，简称MOS)晶体管是集成电路制造中的重要元件，通常将MOS晶体管形成在衬底上，MOS晶体管包括栅电极，在栅电极的两侧衬底中通过注入形成源极区和漏极区，通过控制施加在栅电极上的电压以控制流经源极区和漏极区之间的电流。

MOS晶体管可用于形成存储器，例如用作动态随机存取存储器(Dynamic randomaccess memory，简称DRAM)的存取晶体管，其中栅电极连接至字线，源极区连接至位线，而漏极区连接至存储电容器，所述存储电容器通常用于存储代表存储信息的电荷。

目前DRAM的存取晶体管通常采用埋入式字线(Buried wordline，简称BW)的方式，但制作BW容易产生栅致漏极泄露(Gate-induced drain leakage，简称GIDL)电流，即在漏极区施加电压时，漏极区的PN结反偏，由电热能产生的富余的空穴-电子对来不及复合即被电场驱动而产生漏电的现象。为了降低GIDL电流，现有工艺采用了将栅极材料(例如W和TiN) 交互蚀刻以形成Ω形状的方法，制作难度较大，并且所形成的栅电极功函数较大，导致存取晶体管的开启速度较慢。

实用新型内容

针对现有DRAM的存取晶体管的栅电极制作难度较大以及存取晶体管的开启速度较慢的问题，本实用新型提供了晶体管及集成电路存储器，不需要对栅极材料进行交互蚀刻，并且可以降低GIDL电流以及提高所述晶体管的开启速度。

根据本实用新型的一个方面，提供了一种晶体管，包括：衬底，所述衬底中形成有栅极沟槽以及从所述栅极沟槽的两侧延伸到所述衬底的表面的源/漏区；所述栅极沟槽中填充有栅极介质层、第一栅极层和第二栅极层，所述栅极介质层保形地覆盖于所述栅极沟槽的底壁和侧壁，所述第二栅极层填充所述栅极沟槽；所述第一栅极层位于所述栅极介质层和所述第二栅极层之间，并且，沿所述栅极沟槽的底壁向所述衬底的表面延伸的方向，所述第一栅极层的功函数逐渐降低。

可选的，所述栅极沟槽的侧壁包括相对的第一侧壁和第二侧壁，所述第一栅极层包括分别覆盖于所述第一侧壁、所述第二侧壁以及所述底壁的第一导电段、第二导电段以及第三导电段，所述第三导电段的功函数大于所述第一导电段和所述第二导电段的功函数。

可选的，所述第三导电段的功函数在3eV～6eV范围，所述第一导电段和所述第二导电段的功函数在1eV～3eV范围。

可选的，在所述栅极沟槽的深度方向上，所述第一导电段和/或所述第二导电段的高度范围为10nm～50nm，所述第三导电段的高度范围为 40nm～130nm。

可选的，所述晶体管还包括介质层，所述介质层位于所述第一栅极层和所述第二栅极层上方并填满所述栅极沟槽。

根据本实用新型的另一方面，本实用新型还提供一种集成电路存储器，包括上述晶体管。