[实用新型]一种基于立体封装技术的DDR3存储器有效
| 申请号： | 201821831045.3 | 申请日： | 2018-11-07 |
| 公开（公告）号： | CN209150044U | 公开（公告）日： | 2019-07-23 |
| 发明（设计）人： | 颜军;占连样;王烈洋;唐芳福 | 申请（专利权）人： | 珠海欧比特宇航科技股份有限公司 |
| 主分类号： | H01L21/31 | 分类号： | H01L21/31;H01L25/07 |
| 代理公司： | 广州嘉权专利商标事务所有限公司 44205 | 代理人： | 俞梁清 |
| 地址： | 519080 广东省珠*** | 国省代码： | 广东;44 |
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| 摘要： | |||
| 搜索关键词： | 脚底板 电路印刷基板 封装 连接线 本实用新型 多层电路 关联连接 印刷基板 镀金 印刷电路板 并联连接 接入信号 平面空间 物理连接 信号连接 引脚组 上端 堆叠 多片 灌封 位宽 引脚 切割 占用 输出 保证 | ||
1.一种基于立体封装技术的DDR3存储器，其特征在于：包括引脚底板(1)，所述引脚底板(1)的上方从下往上依次堆叠有多层电路印刷基板(2)，每一个所述电路印刷基板(2)的上端还设置有一片DDR3芯片(3)，所述电路印刷基板(2)上设置有用于与引脚底板(1)连接的第一引线桥(21)以及与DDR3芯片(3)引脚对应的信号连接脚组(22)，所述信号连接脚组(22)通过走线与对应的第一引线桥(21)关联连接，所述引脚底板(1)的上端还设置有第二引线桥(11)以及设置于引脚底板(1)下端用于对外连接的引脚组(12)，所述引脚底板(1)的引脚组(12)通过走线与第二引线桥(11)关联连接；多个所述电路印刷基板(2)与所述引脚底板(1)经灌封、切割后在周边上露出第一引线桥(21)以及第二引线桥(11)，并在外表面设有镀金连接线(4)；镀金连接线(4)将多个所述电路印刷基板(2)上的第一引线桥(21)进行关联连接并同时与第二引线桥(11)关联连接以形成：多片所述DDR3芯片(3)并联连接，所述引脚底板(1)的引脚组(12)作为立体封装DDR3存储器对外接入信号与对外输出的物理连接物。
2.根据权利要求1所述的基于立体封装技术的DDR3存储器，其特征在于：所述DDR3芯片(3)均采用存储容量为8Gb、数据总线宽度为16位、96个引脚的DDR3芯片(3)。
3.根据权利要求1所述的基于立体封装技术的DDR3存储器，其特征在于：所述引脚组(12)采用与DDR3芯片(3)的引脚相匹配的96个BGA焊球。
4.根据权利要求1所述的基于立体封装技术的DDR3存储器，其特征在于：所述第一引线桥(21)组分布于电路印刷基板(2)的周边，所述第二引线桥(11)组分布于引脚底板(1)的周边。
5.根据权利要求1所述的基于立体封装技术的DDR3存储器，其特征在于：多个所述DDR3芯片(3)的写信号线、CK时钟、BA块选择信号、RAS行地址锁存、CAS列地址锁存分别对应复合，多个所述DDR3芯片(3)的数据总线并置。
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H01L 半导体器件；其他类目中不包括的电固体器件
H01L21-00 专门适用于制造或处理半导体或固体器件或其部件的方法或设备
H01L21-02 .半导体器件或其部件的制造或处理
H01L21-64 .非专门适用于包含在H01L 31/00至H01L 51/00各组的单个器件所使用的除半导体器件之外的固体器件或其部件的制造或处理
H01L21-66 .在制造或处理过程中的测试或测量
H01L21-67 .专门适用于在制造或处理过程中处理半导体或电固体器件的装置；专门适合于在半导体或电固体器件或部件的制造或处理过程中处理晶片的装置
H01L21-70 .由在一共用基片内或其上形成的多个固态组件或集成电路组成的器件或其部件的制造或处理；集成电路器件或其特殊部件的制造
