[实用新型]一种同步信息产生电路及多系统时基同步平台

说明书

本实用新型公开了一种同步信息产生电路，包括FPGA芯片，FPGA芯片连有提供工作时钟的外部参考时钟，FPGA芯片与PCI桥相连，所述PCI桥与PCI总线接口相连。本实用新型还公开了一种多系统时基同步平台，包括主同步装置，主同步装置连有若干个从同步装置，从同步装置连有若干个分路装置，分路装置连有若干个子系统，主同步装置和从同步装置包含上述同步信息产生电路。本实用新型的一种同步信息产生电路及多系统时基同步平台，使得多个子系统在每一个同步帧信号到来时获得工作参数，按照统一的节拍有序工作。

技术领域

本实用新型涉及一种同步信息产生电路及多系统时基同步平台，属于电子技术领域。

背景技术

分布式系统间要实现时间上的同步工作，通常是使用主系统时钟脉冲来校准本地时钟，但各分系统上本地时钟各自不一，校准后难免会存在偏差。而且校准过程会占用硬件和软件资源，不能长时间保持实时同步。

实用新型内容

本实用新型要解决的技术问题是，提供一种避免校准过程会占用硬件和软件资源、能够长时间保持实时同步且校准准确的同步信息产生电路及多系统时基同步平台。

为解决上述技术问题，本实用新型采用的技术方案为：

一种同步信息产生电路，包括FPGA芯片，所述FPGA芯片连有提供工作时钟的外部参考时钟，所述FPGA芯片与PCI桥相连，所述 PCI桥与PCI总线接口相连，所述PCI总线接口用于同步帧信号的周期参数、复位指令的下载和时标信息的上传，所述FPGA芯片连有电平驱动a，所述电平驱动a连有RJ45接口a和RJ45接口b，所述RJ45 接口a用于同步帧信号和复位信号的输入，所述RJ45接口a用于同步帧信号和复位信号的输出。

所述FPGA芯片连有电平驱动b，所述电平驱动b连有J30J接口，所述J30J接口作为所述FPGA中剩余IO资源的扩展端口。

一种多系统时基同步平台，包括主同步装置，所述主同步装置连有若干个从同步装置，所述从同步装置连有若干个分路装置，所述分路装置连有若干个子系统，所述主同步装置和从同步装置包含上述的同步信息产生电路，所述主同步装置内电路的RJ45端口b与所述从同步装置内电路的RJ45端口a相连。

所述从同步装置的个数为M个，其中M为大于等于3的整数。

所述子系统的个数为N个，其中N为大于等于3的整数。

所述分路装置包括将输入的同步帧信号和复位信号进行差分转换的第一差分转换器，所述第一差分转换器连有电平驱动c，所述电平驱动c通过第二差分转换器将同步帧信号和复位信号输出。

本实用新型的有益效果：本实用新型提供的一种同步信息产生电路及多系统时基同步平台，主同步装置在参数可控制的状态下生成同步帧信号以及相应时标信息，为多系统的协同工作提供控制同步，使得多个子系统在每一个同步帧信号到来时获得工作参数，按照统一的节拍有序工作。同时，各子系统可将工作数据、采集到的工作参数或者系统工作状态与时标信息一同存储记录，方便试验后对主要参数和数据进行细节回放。

附图说明

图1为本实用新型的一种多系统时基同步平台的结构框图；

图2为本实用新型的一种同步信息产生电路的原理框图；

图3为本实用新型的一种同步信息产生电路中分路装置的原理框图.

具体实施方式

下面结合附图对本实用新型作进一步描述，以下实施例仅用于更加清楚地说明本实用新型的技术方案，而不能以此来限制本实用新型的保护范围。