[实用新型]一种可重构神经网络算法的加速装置

说明书

本实用新型公开了一种可重构神经网络算法的加速装置，属于芯片设计领域。针对现有技术中存在的加速器不灵活，仅仅为了加速一个固定配置的网络而设计，对其他结构网络的加速性能不佳或者根本不支持的问题，本实用新型提供了一种可重构神经网络算法的加速装置及方法，通过分析多种不同神经网络算法的特性和共性，将算法高效映射到可重构硬件上。重构控制器通过接收到的配置信息，为不同的神经网络算法重构特定数据通路，并控制其运算过程，算法特定的优化，以达到其最优性能。灵活支持不同大小不同种类的神经网络算法，有效增大资源利用率，提高运算速度和吞吐率，降低功耗。

技术领域

本实用新型涉及芯片设计领域，更具体地说，涉及一种可重构神经网络算法的加速装置。

背景技术

当前针对神经网络算法进行加速的主流硬件平台有通用的CPU、DSP、专用芯片(ASIC)、 FPGA以及可重构处理器。

目前，在包括计算机视觉、语音识别和机器人在内的许多人工智能领域中，神经网络算法，例如深度神经网络(DNN)、循环神经网络(RNN)、卷积神经网络(CNN)、长短期记忆网络(LSTM)得到广泛应用。其中，深度神经网络算法在很多人工智能任务中具有最佳的准确度，但同时随着网络规模越来越大，参数越来越多，计算复杂度不断增大。因此，能对深度神经网络算法进行高效处理并且提升能量效率和吞吐量，同时又能保证准确度和减小硬件开销的硬件实现技术是保证其能够在人工智能系统中广泛应用的关键。

相较而言，CPU处理速度慢，运行大规模的深度学习网络效率低，无法满足性能需求。尽管GPU和FPGA对于深度神经网络的计算的加速效果显著，但是它们都有共同缺点就是功耗大，能效低，而这一问题可通过一些专用的加速器来解决。在近期工作中，有一些ASIC加速器与可编程的GPU和FPGA相比表现出更高的能效。但是这些定制的加速器不灵活，仅仅为了加速一个固定配置的网络而设计，对其他结构网络的加速性能不佳或者根本不支持。

现有的也有相应的一些可兼容的神经网络加速方式，如中国专利申请，申请号201711131564.9，公开日2018年3月20日，公开了一种高兼容性可编程神经网络加速阵列。该阵列采用可重构性架构，包含一个中央控制器、一个特征向量发射器以及若干个神经网络计算单元片；所述计算单元片含有可编程乘加单元、可编程激活单元、单元片控制器等基本的神经网络计算模块，加速阵列通过可编程通信路由进行任意单元片间的通信。该可编程神经网络加速阵列可兼容多种神经网络算法，同时又不失去高能效，适合应用于各类深度学习智能系统中。但是其重构效率低，速度不足，又如中国专利申请，申请号201810084089.2，公开日2018年7月3日，公开了一种可重构神经网络加速方法及架构，通过输入缓存单元、权重缓存单元、卷积计算核单元及输出缓存单元的架构，分别采用输入数据复用、输出数据复用及权重数据复用的模式，通过卷积计算核单元将读取的输入数据与卷积核进行卷积运算，生成输出数据的方法。此申请通过逐层加速的策略来应对层数多样的神经网络，并使用循环变换的方法来优化神经网络加速，达到了减少对Buffer以及DRAM的访问次数，解决了现有技术中访问存储器的次数多造成功耗浪费的问题，具有降低能耗，使PE阵列的硬件资源利用率最大化的有益效果。但是其结构复杂，成本高，适用范围不广。为了解决上述问题，硬件要能支持一定范围的可配置，即在一个合理的可选择范围内，硬件在一系列配置之间进行重构，是需要解决的问题。

实用新型内容

1.要解决的技术问题

针对现有技术中存在的加速器不灵活，仅仅为了加速一个固定配置的网络而设计，对其他结构网络的加速性能不佳或者根本不支持的问题，本实用新型提供了一种可重构神经网络算法的加速装置，它可以实现多种神经网络算法的可重构加速核实现架构，支持面广，配置方便。

2.技术方案

本实用新型的目的通过以下技术方案实现。