[发明专利]大数据运算加速系统和芯片

说明书

本申请提供了一种大数据运算加速系统以及芯片，通过在芯片中设置多个内核core，每个内核core执行运算和存储控制功能，并且在芯片外部给每个内核core连接至少一个存储单元。采用本发明的技术方案，使得每个内核通过读取自己连接的存储单元和其他内核连接的存储单元，达到每个内核可以具有大容量内存的技术效果，减少了数据从外部存储空间中搬入或者搬出内存的次数，加快了数据的处理速度；同时，由于多个内核可以分别独立运算或者协同运算，这样也加快了数据的处理速度。

技术领域

本发明实施例涉及集成电路领域，特别是涉及一种大数据运算加速系统和芯片。

背景技术

ASIC(Application Specific Integrated Circuits)即专用集成电路，是指应特定用户要求和特定电子系统的需要而设计、制造的集成电路。ASIC的特点是面向特定用户的需求，ASIC在批量生产时与通用集成电路相比具有体积更小、功耗更低、可靠性提高、性能提高、保密性增强、成本降低等优点。

随着科技的发展，越来越多的领域，比如人工智能、安全运算等都涉及大运算量的特定计算。针对特定运算，ASIC芯片可以发挥其运算快，功耗小等特定。同时，对于这些大运算量领域，为了提高数据的处理速度和处理能力，通常需要控制N个运算芯片同时进行工作。随着数据精度的不断提升，人工智能、安全运算等领域需要对越来越大的数据进行运算，为了存储数据一般需要给ASIC芯片配置多个存储单元，例如一块ASIC芯片要配置4块2G内存；这样N个运算芯片同时工作时，就需要4N块2NG内存。但是，在多运算芯片同时工作时，数据存储量不会超过2个G，这样就造成了存储单元的浪费，提高了系统成本。

上述背景技术内容仅用于帮助理解本申请，而并不代表承认或认可所提及的任何内容属于相对于本申请的公知常识的一部分。

发明内容

本发明实施例提供一种大数据运算加速系统和芯片，将2个以上ASIC运算芯片通过总线分别和2个以上存储单元相连，所述运算芯片通过所述存储单元进行数据交换，这样不仅减少了存储单元的数量，也减少了ASIC运算芯片之间的连接线，简化了系统构造，并且每个ASIC运算芯片分别与多个存储单元连接，不会造成使用总线方式而发生冲突，也不用为每个ASIC运算芯片设置Cache。

为达到上述目的，根据本实施例的第一方面提供一种大数据运算加速系统，包括两个以上运算芯片和两个以上存储单元，其中：

所述运算芯片包括至少一个第一数据接口(130)、两个以上第二数据接口(150、151、152、153)、至少两个内核core(110、111、112、113)、路由单元(120)；所述至少一个第一数据接口(130)和两个以上第二数据接口(150、151、152、153)分别与所述路由单元相连，所述路由单元与所述至少两个内核core(110、111、112、113)相连；

所述存储单元包括两个以上第三数据接口(250、251、252、253)；所述存储单元(20)包括两个以上存储器，路由单元(230)和两个以上第三数据接口(250、251、252、253)；所述两个以上第三数据接口(250、251、252、253)通过总线分别与所述路由单元相连，所述路由单元再与所述两个以上存储器相连。

所述运算芯片的第二数据接口(150、151、152、153)通过总线与所述存储单元的第三数据接口(250、251、252、253)连接。

根据本实施例的第二方面提供一种大数据运算加速系统，包括两个以上运算芯片和两个以上存储单元，其中：

所述运算芯片包括至少一个第一数据接口(130)、两个以上第二数据接口(150、151、152、153)、至少两个内核core(110、111、112、113)、路由单元(120)；每个第二数据接口连接一个内核core，所述至少两个内核core与所述路由单元连接，所述至少一个第一数据接口(130)与一个内核core(110)连接；