[发明专利]三维存储器件的贯穿阵列触点结构

说明书

公开了3D存储器件的贯穿阵列触点结构以及其制作方法的实施例。3D NAND存储器件包括具有外围电路的衬底，以及设置在衬底上的交替层堆叠。交替层堆叠包括具有交替介电质堆叠的第一区域，具有交替导体/介电质堆叠的第二区域，以及具有在交替导体/介电质堆叠的边缘上的阶梯结构的第三区域。存储器件还包括垂直延伸贯穿交替层堆叠的阻隔结构，以将第一区域与第二区域或第三区域横向地隔开；均垂直延伸贯穿交替导体/介电质堆叠的多个沟道结构和多个狭缝结构；以及在第一区域中的均垂直延伸贯穿交替介电质堆叠的多个贯穿阵列触点结构。至少一个贯穿阵列触点与外围电路电连接。

相关申请的交叉引用

本申请要求于2017年3月8日递交的中国专利申请第201710135654.9号，以及于2017年3月8日递交的中国专利申请第201710135329.2号的优先权，通过引用方式将上述申请全部内容并入本文。

技术领域

本公开内容的实施例涉及三维(3D)存储器件及其制作方法。

背景技术

平面型存储单元通过改良工艺技术、电路设计、程序算法以及制作过程被缩放到更小尺寸。然而随着存储单元的特征尺寸接近下限时，平面工艺和制作技术变得更具挑战性且更昂贵。因此，针对平面型存储单元的存储密度接近上限。

3D存储架构可以解决在平面型存储单元中的密度限制。3D存储架构包括存储阵列和用于控制去往和来自存储阵列的信号的外围器件。

发明内容

本文公开了3D存储器件的贯穿阵列触点(TAC)结构及其制作方法的实施例。

公开了一种三维(3D)NAND存储器件，其包括：具有至少一个外围电路的衬底，以及设置在衬底上的交替层堆叠。交替层堆叠包括：包括交替介电质堆叠的第一区域，所述交替介电质堆叠包括多个介电层对；包括交替导体/介电质堆叠的第二区域，所述交替导体/介电质堆叠具有多个导体/介电层对；以及包括在交替导体/介电质堆叠的边缘上的在字线方向上的阶梯结构的第三区域。存储器件还具有垂直延伸贯穿交替层堆叠以横向将第一区域与第二区域或第三区域分隔开的阻隔结构。包括均垂直延伸贯穿交替导体/介电质堆叠的多个沟道结构和多个狭缝结构，以及在第一区域中的均垂直延伸贯穿交替导体/介电质堆叠的多个贯穿阵列触点。多个贯穿阵列触点中的至少一个贯穿阵列触点与至少一个外围电路电连接。

阻隔结构可以是氧化硅和氮化硅。多个介电层对中的每一个介电层对可以包括氧化硅层和氮化硅层，以及多个导体/介电层对中的每一个导体/介电层对包括金属层和氧化硅层。多个介电层对的数量是至少32。多个导体/介电层对的数量是至少32。

多个狭缝结构沿着字线方向横向延伸以将交替导体/介电质堆叠分隔为多个指存储区。

在一些实施例中，阻隔结构沿着字线方向横向延伸。第一区域通过阻隔结构与第二区域隔开，并且夹设在两个相邻狭缝结构之间。

在一些实施例中，阻隔结构沿着与字线方向不同的位线方向横向延伸以将第一区域与第二区域横向隔开。位线方向可以垂直于字线方向。

被阻隔结构围绕的第一区域在位线方向上的宽度大于在两个相邻狭缝结构之间的距离。被阻隔结构围绕的第一区域在字线方向上夹设在两个顶部选择栅阶梯区域之间。在每一个顶部选择栅阶梯区域内的交替导体/介电质堆叠的至少顶部两层具有阶梯结构。至少一个导体层在顶部选择栅阶梯区域中的阶梯结构上，并且被配置为互连在第二区域中在交替导体/介电质堆叠上方的且在字线方向上在被阻隔结构围绕的第一区域的两侧的顶部选择栅。在一些实施例中，至少两个第一区域被阻隔结构围绕，每一个第一区域系沿着位线方向平行延伸。