[发明专利]用于在存储器装置中提供不同时钟频率的内部时钟信号的设备和方法

权利要求书

1.一种用于提供内部时钟信号的设备，其包括：

读取命令缓冲器，其被配置成响应于第一时钟信号而缓冲读取命令并且被配置成响应于第二时钟信号而提供缓冲的读取命令；

读取数据输出电路，其被配置成当被所述缓冲的读取命令启动时并行接收多个数据位，并且响应于输入/输出IO时钟信号而依序提供所述多个数据位；和

数据时钟定时电路，其被配置成提供在第一模式中具有第一时钟频率的所述IO时钟信号并且提供在第二模式中具有第二时钟频率的所述IO时钟信号，且还被配置成提供在所述第一和第二模式中具有所述第一时钟频率的所述第二时钟信号。

2.根据权利要求1所述的设备，其中所述第一模式是双倍数据速率模式且所述第二模式是四倍数据速率模式。

3.根据权利要求1所述的设备，其中所述第一时钟频率是所述第二时钟频率的二分之一。

4.根据权利要求1所述的设备，其中所述第一时钟信号处于第一时钟域，且其中所述第二时钟信号处于不同于所述第一时钟域的第二时钟域。

5.根据权利要求1所述的设备，其中所述第一时钟信号是基于命令和地址时钟信号，且所述第二时钟信号是基于具有不同于所述命令和地址时钟信号的时钟频率的时钟频率的写入时钟信号。

6.根据权利要求1所述的设备，其中所述数据时钟定时电路被配置成提供包含具有相对于彼此的相位的四个时钟信号的IO时钟信号。

7.根据权利要求6所述的设备，其中所述四个时钟信号与彼此90度异相。

8.根据权利要求1所述的设备，其另外包括：

写入命令缓冲器，其被配置成响应于所述第一时钟信号而缓冲写入命令并且被配置成响应于所述第二时钟信号而提供所述写入命令；和

写入数据输出电路，其被配置成当被来自所述写入命令缓冲器的所述写入命令启动时依序接收多个数据位，并且响应于所述输入/输出IO时钟信号而并行提供所述多个数据位。

9.根据权利要求1所述的设备，其中所述第一时钟信号包含互补时钟信号，且其中所述第二时钟信号包含互补时钟信号。

10.一种用于提供内部时钟信号的设备，其包括：

读取数据输出电路，其被配置成当被读取命令启动时并且响应于输入/输出IO时钟信号而并行接收读取数据并且依序提供所述读取数据；

写入数据输入电路，其被配置成当被写入命令启动时并且响应于所述IO时钟信号而依序接收写入数据并且提供所述写入数据；和

数据时钟定时电路，其被配置成接收具有第一时钟频率的四个相位输入时钟信号，并且响应于所述四个相位输入时钟信号，被配置成提供在第一模式中具有第一时钟频率的所述IO时钟信号并且提供在第二模式中具有第二时钟频率的所述IO时钟信号，其中所述第二时钟频率高于所述第一时钟频率。

11.根据权利要求10所述的设备，其中所述数据时钟定时电路包括：

锁相环路PLL电路，其被配置成接收所述四个相位输入时钟信号并且提供具有所述第二时钟频率的四个相位PLL时钟信号；

第一多路复用器，其被耦合成接收所述四个相位输入时钟信号并且接收所述四个相位PLL时钟信号，所述第一多路复用器被配置成响应于多路复用器控制信号而选择性地提供所述四个相位输入时钟信号或所述四个相位PLL时钟信号作为所述IO时钟信号；

时钟分频器电路，其被耦合成接收所述四个相位PLL时钟信号并且提供具有所述第一时钟频率的四个相位分频时钟信号，其中所述四个相位分频时钟信号中的两个提供给所述PLL电路；和

第二多路复用器，其被耦合成接收所述四个相位分频时钟信号中的所述两个并且接收所述IO时钟信号中的两个，所述第二多路复用器被配置成响应于所述多路复用器控制信号而选择性地提供所述四个相位分频时钟信号中的所述两个或所述IO时钟信号中的所述两个作为缓冲时钟信号，其中所述缓冲时钟信号具有所述第一时钟频率。