[发明专利]用于在存储器装置中提供不同时钟频率的内部时钟信号的设备和方法

说明书

在本申请案中描述用于在半导体装置中提供不同时钟频率的内部时钟信号的设备和方法。实例设备包含读取命令缓冲器和读取数据输出电路。所述读取命令缓冲器响应于第一时钟信号而缓冲读取命令并且响应于第二时钟信号而提供所述读取命令。所述读取数据输出电路当被来自所述读取命令缓冲器的所述读取命令启动时并行接收多个数据位，并且响应于输入/输出IO时钟信号而依序提供所述多个数据位。数据时钟定时电路提供在第一模式中具有第一时钟频率并且在第二模式中具有第二时钟频率的所述IO时钟信号，并且另外提供在所述第一和第二模式中具有所述第一时钟频率的所述第二时钟信号。

背景技术

目前和未来一代的半导体存储器应用使用极高存储器I/O速度来读取和写入数据。此类半导体存储器的实例包含动态随机存取存储器(DRAM)和同步动态随机存取存储器(SDRAM)等。

对高存储器I/O速度的需求在图形存储器例如当前和未来一代的GDDR5/GDDR5X规范中尤其如此。图形存储器被设计成用于需要例如超过8 Gbps的高带宽和高存储器I/O速度的应用。然而，高存储器I/O速度与较低存储器I/O速度相比消耗更多功率。虽然多个此类存储器应用需要高存储器I/O速度，但其它应用可优化考虑较低功率消耗并且接受较低存储器I/O速度。

可能需要在各种时钟频率下操作以提供不同存储器I/O速度的半导体存储器。

发明内容

根据一个实施例，一种设备包括读取命令缓冲器，其被配置成响应于第一时钟信号而缓冲读取命令并且被配置成响应于第二时钟信号而提供缓冲的读取命令；读取数据输出电路，其被配置成当被所述缓冲的读取命令启动时并行接收多个数据位，并且响应于输入/输出(IO)时钟信号而依序提供所述多个数据位；和数据时钟定时电路，其被配置成提供在第一模式中具有第一时钟频率的所述IO时钟信号并且提供在第二模式中具有第二时钟频率的所述IO时钟信号，且还被配置成提供在所述第一和第二模式中具有所述第一时钟频率的所述第二时钟信号。

根据另一实施例，一种设备包括读取数据输出电路，其被配置成当被读取命令启动时并且响应于输入/输出(IO)时钟信号而并行接收读取数据并且依序提供所述读取数据；写入数据输入电路，其被配置成当被写入命令启动时并且响应于所述IO时钟信号而依序接收写入数据并且提供所述写入数据；和数据时钟定时电路，其被配置成接收具有第一时钟频率的四个相位输入时钟信号，并且响应于所述四个相位输入时钟信号，被配置成提供在第一模式中具有第一时钟频率的所述IO时钟信号并且提供在第二模式中具有第二时钟频率的所述IO时钟信号，其中所述第二时钟频率高于所述第一时钟频率。

根据另一实施例，一种方法包括当处于第一模式中时，将具有第一时钟频率的四个相位时钟信号提供到读取数据输出电路；当处于第二模式中时，将具有第二时钟频率的所述四个相位时钟信号提供到所述读取数据输出电路；启动所述读取数据输出电路；在所述读取数据输出电路处并行接收多个数据位；和响应于所述四个相位时钟信号而依序输出所述多个数据位。

根据另一实施例，一种设备包括输入输出电路；时钟分频器电路，其被配置成接收第一时钟信号并且输出分频时钟信号；和数据时钟定时电路，其被配置成在第一模式中接收所述分频时钟信号并且将第二时钟信号提供到所述输入输出电路，其中所述第二时钟信号在第一模式中具有第一频率并且在第二模式中具有第二频率，且其中所述第一频率大于所述第二频率。

附图说明

图1是根据本公开的实施例的半导体装置的框图。

图2是根据本公开的实施例的设备的框图。

图3是根据本公开的实施例的锁相环路(PLL)电路的框图。

图4是根据本公开的实施例的在图3的PLL电路的操作期间的各个信号的时序图。

图5是根据本公开的实施例的设备的框图。

图6是根据本公开的实施例的PLL电路的框图。