[发明专利]时钟分频器装置及其方法

说明书

一种用于实施时钟分频器的方法包括：响应于检测到处理器核心[114]处的电压降[408]，将输入时钟信号提供至传输门多路复用器[210]，用于在两个拉伸‑启用信号中的一个拉伸‑启用信号之间进行选择。在一些实施方案中，在两个拉伸‑启用信号中的所述一个拉伸‑启用信号之间进行选择包括将一组核心时钟启用信号输入至时钟分频器电路[202]中，并修改所述一组核心时钟启用信号以生成所述拉伸‑启用信号。基于所述所选择的拉伸‑启用信号生成输出时钟信号。

背景技术

相关技术的描述

例如集成电路(IC)微处理器装置的数据处理装置可以包括在单个半导体裸片处制造的大量数据子系统。例如，除了中央处理单元之外，IC微处理器装置还可以包括存储器接口子系统和图形加速子系统。每个数据子系统可以作为数据处理器操作，并且可以包括不同的操作频率限制。因此，如果每个数据子系统被配置成以可以与另一数据子系统的频率不同的相应频率操作，则通常会提高微处理器装置的计算性能。此外，如果在数据子系统继续操作的同时可以有效地改变特定数据子系统的操作频率，则会是有利的。例如，通过改变提供给所述数据子系统的时钟信号的频率，微处理器可以在有效或标称功率操作模式与低功率操作模式之间转换数据子系统。

附图说明

通过参考附图，可以更好地理解本公开，并且本公开的众多特征和优点对于本领域技术人员而言是显而易见的。在不同附图中使用相同的附图标记表示相似或相同的项目。

图1示出根据至少一些实施方案的利用时钟分频器的处理系统的框图。

图2示出根据一些实施方案的图1的处理器核心的一部分的框图。

图3示出根据一些实施方案的各种时钟信号的波形图。

图4是根据一些实施方案通过调节用于生成时钟信号的启用信号而响应于电压衰减来调节处理器处的时钟信号的方法的流程图。

具体实施方式

图1至图4公开了用于实施时钟分频器的技术，用于支持与例如处理器处的功率模式的变化相关联的时钟斜升和斜降。时钟分频器可以使用级联触发器和多路复用器构建，以控制时钟斜升/斜降的分频时钟。然而，在时钟路径中添加触发器可能会增加抖动，这将对可应用于处理器的至少一个模块的最大时钟频率(Fmax)产生影响。因此，在一些实施方案中，时钟分频器电路包括传输门多路复用器(mux)，其中时钟信号(ClkIn)用作在两个启用(CKGEN_EnableA和CKGEN_EnableB)输入之间进行挑选的选择信号。通过调制施加到启用输入的CKGEN_EnableA和CKGEN_EnableB位，可以例如0.5分频器增量(例如，1.0、1.5、2.0、2.5等)调节时钟因子。通过以阈值粒度(例如，0.5分频器增量)执行时钟分频，时钟分频器在CC6进入/退出和扫描移位复位进入/退出期间支持较慢的时钟斜升/斜降。由时钟分频器启用的时钟频率的缓慢斜升/斜降反过来能缓解与有时在本文中称为di/dt的电源电流的快速变化相关的问题。

在接收到通过检测到电源衰减触发的拉伸断言信号(即，StretchEn)后，时钟分频器还通过修改核心时钟启用信号的现有启用流来启用具有减少的等待时间的时钟拉伸。在操作中，CKGEN_EnableA和CKGEN_EnableB位可以被StrEn断言(由电源衰减触发)覆盖，以强制拉伸时钟频率。此外，在一些实施方案中，时钟分频器包括mux内的占空比调节器，以实现占空比调节。在时钟分频器内提供占空比调节器能避免增加额外的级来支持占空比调节，从而减少抖动。

图1示出根据至少一些实施方案的利用时钟分频器的处理系统100的框图。在所描绘的实例中，处理系统100包括计算复合体102(也称为“核心复合体”)、高速缓存层次结构104、存储器控制器106和南桥108。计算复合体102包括多个处理器核心，例如，图1的实例中描绘的四个处理器核心111、112、113、114。处理器核心可以包括中央处理单元(CPU)核心、图形处理单元(GPU)核心、数字信号处理器(DSP)核心或其组合。应理解，计算复合体102的处理器核心的数量可以少于或多于四个。