[发明专利]具有平台区域的三维存储器设备的相邻存储器阵列之间的连接区域及其制备方法

说明书

本发明提供了一种三维存储器阵列设备，该三维存储器阵列设备包括在一对存储器阵列区域(100)之间的中平面平台区域(TR1、TR2)。三维存储器阵列设备的导电层在一对存储器阵列区域之间连续延伸穿过连接区域(600)，该连接区域邻近中平面平台区域设置。接触导电层的接触通孔结构(86)设置在中平面平台区域中，并且延伸穿过交替堆叠并连接到下面的下部金属互连结构和半导体设备的直通存储器级通孔结构(20)可以穿过中平面平台区域和/或穿过连接区域设置。上部金属互连结构可以连接接触通孔结构和直通存储器级通孔结构。

相关申请

本申请要求提交于2017年6月1日的美国非临时申请序列号15/611,220的优先权权益，该申请的全部内容以引用方式并入本文。

技术领域

本公开整体涉及半导体设备领域，并且具体地涉及采用中平面字线切换连接的三维存储器设备及其制备方法。

背景技术

最近，已经提出使用有时称为比特成本可缩放(BiCS)架构的三维(3D)堆叠存储器堆叠结构的超高密度存储器设备。例如，3D NAND堆叠存储器设备可以由交替的绝缘材料和间隔物材料层堆叠的阵列形成，所述绝缘材料和间隔物材料层形成为导电层或者用导电层代替。存储器开口穿过交替堆叠形成，并且填充有存储器堆叠结构，每个存储器堆叠结构包括竖直存储器元件堆叠和竖直半导体沟道。包括交替堆叠和存储器堆叠结构的存储器级组件形成在衬底上方。导电层可以用作3D NAND堆叠存储器设备的字线，并且覆盖存储器堆叠结构阵列的位线可以连接到竖直半导体沟道的漏极侧端。

随着三维存储器设备缩小到更小的设备尺寸，字线中的RC延迟可能导致显著的信号延迟并因此导致性能下降。因此，期望一种使三维存储器设备中的RC延迟最小化的方法。

发明内容

根据本公开的一个方面，提供了一种半导体结构，该半导体结构包括位于衬底上方的绝缘层和导电层的交替堆叠。交替堆叠内的绝缘层和导电层连续延伸到以下中的每一者中：第一存储器阵列区域，该第一存储器阵列区域包括延伸穿过交替堆叠的第一存储器堆叠结构；第二存储器阵列区域，该第二存储器阵列区域包括延伸穿过交替堆叠的第二存储器堆叠结构，其中第二存储器阵列区域沿着第一水平方向与第一存储器阵列区域横向间隔开；第一平台区域，该第一平台区域邻接到第一存储器阵列区域并且包括交替堆叠的第一阶梯式表面；第二平台区域，该第二平台区域邻接到第二存储器阵列区域并且包括交替堆叠的第二阶梯式表面且沿着第一水平方向与第一平台区域间隔开，其中第一平台区域和第二平台区域位于第一存储器阵列区域和第二阵列区域之间；以及连接区域，在该连接区域内交替堆叠内的绝缘层和导电层中的每一者在第一存储阵列区域和第二存储器阵列区域之间连续延伸。

根据本公开的另一方面，提供了一种形成半导体结构的方法。在衬底上方形成绝缘层和间隔物材料层的交替堆叠，其中将间隔物材料层形成为导电层或随后用导电层替换。将连接区域用图案化硬掩膜层覆盖。在交替堆叠上方施加并图案化可修整材料层，其中图案化可修整材料层覆盖位于连接区域一侧上的第一存储器阵列区域和位于连接区域另一侧上的第二存储器阵列区域，并且不覆盖第一存储器阵列区域和第二存储器阵列区域之间的中间区域的中心部分，该中间区域与连接区域相邻。在中间区域的一侧处形成邻接到第一存储器阵列区域的第一平台区域，并且在中间区域的另一侧处形成邻接到第二存储器阵列区域的第二平台区域。移除可修整材料层和图案化硬掩模层，其中交替堆叠内的绝缘层和间隔物材料层中的每一者在第一存储器阵列区域和第二存储器阵列区域之间连续延伸穿过连接区域。在第一存储器阵列区域中形成第一存储器堆叠结构，并且在第二存储器阵列区域中形成第二存储器堆叠结构。