[发明专利]微型计算机有效
申请号: | 201880021379.0 | 申请日: | 2018-01-25 |
公开(公告)号: | CN110462603B | 公开(公告)日: | 2023-09-22 |
发明(设计)人: | 山下达也;山田健二 | 申请(专利权)人: | 株式会社电装 |
主分类号: | G06F15/78 | 分类号: | G06F15/78 |
代理公司: | 永新专利商标代理有限公司 72002 | 代理人: | 吕文卓 |
地址: | 日本*** | 国省代码: | 暂无信息 |
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摘要: | |||
搜索关键词: | 微型计算机 | ||
1.一种微型计算机,其特征在于,
具备:
第一CPU及第二CPU(2,3),将同一控制程序并行执行;
写入控制部(7,24),具备对上述第一CPU输出的数据进行保持的数据保持部(12),对上述第一CPU或第二CPU的写入访问进行控制;
判定部(6),对上述第一CPU及第二CPU的输出进行比较;以及
写入对象部(8),通过上述写入控制部被进行数据的写入,
上述写入控制部,如果上述第一CPU及第二CPU的数据的写入目的地是上述写入对象部,则对上述第一CPU及第二CPU,在对上述写入对象部的写入完成前输出写入响应信号,
上述判定部,如果通过上述第一CPU及第二CPU输出的数据不一致,则向上述写入控制部输出异常判定信号,
上述写入控制部,将通过上述第一CPU及第二CPU输出的数据的写入目的地是上述写入对象部、并且上述异常判定信号没有被输入作为条件,向上述写入对象部写入由上述数据保持部所保持的上述数据。
2.如权利要求1所述的微型计算机,其特征在于,
具备:
第一延迟部(22),配置在上述第一CPU与上述判定部之间的路径中,赋予延迟时间;以及
第二延迟部(22),赋予延迟时间,以使得在与上述第二CPU连接的路径中,对上述判定部的数据的输入定时与上述第一CPU侧相等。
3.如权利要求2所述的微型计算机,其特征在于,
上述延迟时间是系统时钟的2个周期。
4.如权利要求2或3所述的微型计算机,其特征在于,
对于上述写入控制部(24),通过上述第一CPU,经由上述第一延迟部进行写入访问。
5.如权利要求2或3所述的微型计算机,其特征在于,
对于上述写入控制部(24),通过上述第二CPU进行写入访问。
6.如权利要求1~3中任一项所述的微型计算机,其特征在于,
具备将上述写入控制部和上述写入对象部之间连接的专用总线(32)。
7.如权利要求6所述的微型计算机,其特征在于,
具备多个上述写入对象部,
上述写入控制部经由上述专用总线,对上述多个写入对象部有选择地进行写入。
8.如权利要求6所述的微型计算机,其特征在于,
上述第一CPU构成为,经由上述专用总线进行对上述写入对象部的读出访问。
9.如权利要求1~3中任一项所述的微型计算机,其特征在于,
上述异常判定信号还被输入到上述写入对象部,
上述写入对象部具备当被输入了上述异常判定信号时进行异常应对处理的功能(41~43)。
10.如权利要求9所述的微型计算机,其特征在于,
上述异常应对处理是系统复位请求信号的输出。
11.如权利要求9所述的微型计算机,其特征在于,
上述异常应对处理是对上述第一CPU及第二CPU的中断请求的输出。
12.如权利要求9所述的微型计算机,其特征在于,
上述异常应对处理是对外部的异常发生信号的输出。
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