[发明专利]微型计算机

说明书

第一及第二CPU将同一控制程序并行执行。写入控制部对第一或第二CPU的写入访问进行控制，判定部将第一及第二CPU的输出进行比较。通过写入控制部向写入对象部进行数据的写入。写入控制部如果第一及第二CPU的数据的写入目的地是写入对象部则对第一及第二CPU输出写入响应信号，判定部如果通过第一及第二CPU输出的数据不一致则向写入控制部输出异常判定信号。写入控制部将通过第一及第二CPU输出的数据的写入目的地是写入对象部并且没有被输入异常判定信号作为条件而向写入对象部写入数据。

相关申请的相互参照

本申请基于2017年3月28日提出的日本专利申请第2017－62849号，这里援引其记载内容。

技术领域

本发明涉及通过利用两个CPU使处理2重化从而进行异常监视的锁步(lock step)方式的微型计算机。

背景技术

作为采用锁步方式的电子控制装置的一例，在专利文献1中，两个处理器核10、12分别经由专用的路径对切换装置30进行访问。并且，切换装置30对处理器核10或12指示处理的切换。

现有技术文献

专利文献

专利文献1:日本专利第5978873号公报

但是，如专利文献1那样使用专用路径的情况下，需要使CPU成为与之对应的结构，所以无法使用通用的CPU。另一方面，在将切换装置与通用总线连接的情况下，如果两个CPU访问相同的地址，则各CPU所写入的数据不再能够独立地保持。此外，如果使两个CPU访问不同地址则能够将上述数据独立地保持，但有需要多次访问的问题。

发明内容

本发明的目的在于，提供能够使用通用的CPU有效率地实现锁步方式的微型计算机。

根据本发明的一个方案，第一及第二CPU将同一控制程序并行执行。写入控制部对第一或第二CPU的写入访问进行控制，判定部对第一及第二CPU的输出进行比较。向写入对象部，通过写入控制部进行数据的写入。

写入控制部如果第一及第二CPU的数据的写入目的地是写入对象部，则对第一及第二CPU输出写入响应信号，判定部如果通过第一及第二CPU输出的数据不一致则向写入控制部输出异常判定信号。并且，写入控制部将通过第一及第二CPU输出的数据的写入目的地是写入对象部并且异常判定信号没有被输入作为条件而向写入对象部写入数据。

即，对写入对象部的数据的写入通过两个CPU的锁步方式并且经由写入控制部进行。并且，可以仅某一方的CPU经由系统总线而与写入控制部连接，关于另一方的CPU，至少数据写入用的路径与判定部直接连接即可。因而，在系统总线上不会发生两个CPU的竞合。此外，写入控制部如果数据的写入目的地是写入对象部则对两CPU立即输出写入响应信号，所以CPU不会成为执行等待状态。因而，能够不降低CPU的处理效率地实现锁步方式。

附图说明

本发明的上述目的及其他目的、特征及优点通过参照附图的下述详细记载会更加明确。

图1是表示第一实施方式中的微型计算机的主要部分的结构的功能框图。

图2是表示写入控制部的结构的功能框图。

图3是正常动作时的时序图。

图4是异常动作时的时序图。

图5是表示第2实施方式中的微型计算机的主要部分的结构的功能框图。

图6是正常动作时的时序图。

图7是异常动作时的时序图。

图8是表示第3实施方式中的微型计算机的主要部分的结构的功能框图。