[发明专利]半导体存储元件、半导体存储装置、半导体系统和控制方法

说明书

[技术问题]为了提供一种允许以稳定的方式写入信息的半导体存储元件，半导体存储装置，半导体系统和控制方法。[技术方案]提供一种半导体存储元件，其包括：第一晶体管，信息写入到所述第一晶体管中，所述第一晶体管具有至少部分地包括铁电材料的栅极绝缘膜；以及第二晶体管，其通过源极或漏极的一个连接到所述第一晶体管的源极或漏极。在写入信息和擦除信息时所述第一晶体管的阈值电压小于0V。

技术领域

本申请涉及半导体存储元件，半导体存储装置，半导体系统和控制方法。

背景技术

在CMOS(互补MOS)电路中，N型MOSFET(金属氧化物半导体场效应晶体管)和P型MOSFET设置在同一衬底上，CMOS(互补MOS)电路广泛用于许多LSI(大规模集成)配置装置中，其原因在于具有低功耗，并且易于小型化和高集成度，同时能够实现高速操作。特别地，CMOS电路与模拟电路和存储器一起安装在一个芯片上的LSI已经作为片上系统(SoC)商业化。到目前为止，在如上所述的LSI中，还安装了静态随机存取存储器(SRAM)作为存储器。然而，近年来，为了降低成本和降低功耗的目的，已经考虑了各种类型存储器的混合安装。

例如，以下被认为是SRAM的替代品：安装已经投入实际使用的动态RAM(DRAM)；以及安装允许高速写入/读取的磁RAM(MRAM)或铁电RAM(FeRAM)，并且具有足够大的重写次数。另外，这些存储器不仅可以作为SoC用于混合安装而且还可以作为存储器芯片单独使用。

例如，FeRAM包括使用铁电膜作为电容器的一晶体管一电容器(1T1C)型，和使用铁电膜作为栅极绝缘膜的一晶体管(1T)型。

在1T型中，通过晶体管的阈值电压(Vt)的变化将信息存储在一个存储器单元中，这是使用根据栅极电压的方向改变极化方向的铁电物质的特性引起的。另外，在1T型中，存储器单元用作“增益单元”，其通过晶体管放大由极化引起的电荷的微小变化。这种1T型在一个存储单元中包括少量元件并且经过少量处理，因此具有作为低成本技术的优点。

然而，在1T型中，多个存储器单元共享字线和位线。在将信息写入存储器单元的情况下，这导致电压不仅施加到所选择的存储器单元而且施加到共享字线和位线的未选择的存储器单元。因此，存在这样的情况：写入所选择的存储单元导致重写存储在未选择的存储单元中的信息(写入干扰)。以下PTL1至PTL3和NPTL1均公开了一种提供针对这种写入干扰的措施的技术。

以下NPTL1和PTL1公开了当将信息写入存储器单元时，将电压Vdd施加到所选择的存储器单元，并且将电压(例如1/3Vdd，1/2Vdd和2/3Vdd)施加到未选择的存储器单元。根据这些专利文献中公开的技术，在仅对所选择的存储单元中的铁电膜施加允许反转极化方向的可逆电压的同时，可以将施加到未选择的存储单元中的铁电膜的电压抑制到可逆电压以下。以这种方式，可以避免写入干扰的发生。

另外，以下PTL2和PTL3公开了在存储器单元中设置连接到具有铁电膜的晶体管的栅极的附加晶体管。根据这些专利文献中公开的技术，当将信息写入存储器单元时，可以通过附加晶体管来防止等于或高于可逆电压的电压施加到未选择的存储单元中的铁电膜，以避免发生写入干扰。

对比文件列表

专利文献

PTL1：WO No.1999/26252

PTL2：日本未审查专利申请公开No.2009-230834

PTL3：日本未审查专利申请公开No.H08-139286

非专利文献