[发明专利]采用直接源极接触和空穴电流检测的三维存储器器件及其制造方法

权利要求书

1.一种三维存储器器件，包括：

p掺杂源极半导体层，所述p掺杂源极半导体层位于衬底上方；

p掺杂带半导体层，所述p掺杂带半导体层位于所述p掺杂源极半导体层上方；

导电层和绝缘层的交替叠堆，所述交替叠堆位于所述p掺杂带半导体层上方；

存储器叠堆结构，所述存储器叠堆结构延伸穿过所述交替叠堆并进入所述p掺杂源极半导体层的上部部分中；

p掺杂蚀刻停止半导体层；以及

氧化硅环，

其中：

每个存储器叠堆结构包括p掺杂竖直半导体沟道和横向地包围所述p掺杂竖直半导体沟道的存储器膜；

每个p掺杂竖直半导体沟道的顶表面接触相应n掺杂区域的底表面；

每个p掺杂竖直半导体沟道的底部部分的侧壁接触所述p掺杂带半导体层的相应侧壁；

所述p掺杂蚀刻停止半导体层接触所述p掺杂带半导体层的顶表面；并且

所述氧化硅环接触所述存储器膜中的相应一个和所述p掺杂蚀刻停止半导体层的相应侧壁。

2.根据权利要求1所述的三维存储器器件，其中每个存储器膜的底端在包括所述p掺杂源极半导体层与所述p掺杂带半导体层之间的界面的水平平面上方终止。

3.根据权利要求1所述的三维存储器器件，还包括存储器材料帽盖部分，所述存储器材料帽盖部分位于所述存储器膜中的每个下面并与其竖直地间隔开，其中所述存储器材料帽盖部分嵌入在所述p掺杂源极半导体层内。

4.根据权利要求3所述的三维存储器器件，还包括：氧化硅帽盖，所述氧化硅帽盖位于所述存储器材料帽盖部分下面并包括水平部分和接触所述p掺杂带半导体层的相应向下突出部分的竖直外围部分。

5.根据权利要求1所述的三维存储器器件，其中所述氧化硅环中的每个接触所述p掺杂带半导体层的位于水平平面上方的相应向上突出部分，所述水平平面包括所述p掺杂带半导体层与所述p掺杂蚀刻停止半导体层之间的界面。

6.根据权利要求5所述的三维存储器器件，还包括：

至少一个介电层和金属导电层，所述至少一个介电层和所述金属导电层位于所述衬底与所述p掺杂源极半导体层之间；

后向阶梯式介电材料部分，该后向阶梯式介电材料部分覆盖在所述交替叠堆的阶梯式表面上面；以及

接触通孔结构，所述接触通孔结构延伸穿过所述后向阶梯式介电材料部分并与所述p掺杂带半导体层电接触。

7.根据权利要求1所述的三维存储器器件，其中所述p掺杂竖直半导体沟道中的每个包括横向地突出的环，所述横向地突出的环在所述p掺杂带半导体层的级处向外突出并接触所述p掺杂带半导体层的相应横向地凹陷的侧壁。

8.根据权利要求1所述的三维存储器器件，其中：

所述三维存储器器件包括单体三维NAND存储器器件；

所述导电层包括或者电连接到所述单体三维NAND存储器器件的相应字线；

所述衬底包括硅衬底；

所述单体三维NAND存储器器件包括在所述硅衬底上方的三维NAND串的阵列，所述三维NAND串中的每个包括存储器叠堆结构中的相应一个；

单体三维NAND串的所述阵列的第一器件层级中的至少一个存储器单元定位在单体三维NAND串的所述阵列的第二器件层级中的另一个存储器单元上方；和

所述硅衬底包含外围器件区域，所述外围器件区域包括集成电路，所述集成电路包括用于定位在其上的所述存储器器件的驱动电路。

9.根据权利要求1所述的三维存储器器件，其中所述n掺杂区域和所述p掺杂竖直半导体沟道的每个邻接组合构成多选通p-n二极管，其中在读取步骤期间通过施加到所述导电层的偏置电压来控制读取空穴电流。