[发明专利]采用直接源极接触和空穴电流检测的三维存储器器件及其制造方法

说明书

本公开提供了一种三维存储器器件，所述三维存储器器件包括：p掺杂源极半导体层，所述p掺杂源极半导体层位于衬底上方；p掺杂带半导体层，所述p掺杂带半导体层位于所述p掺杂源极半导体层上方；导电层和绝缘层的交替叠堆，所述交替叠堆位于所述p掺杂带半导体层上方；以及存储器叠堆结构，所述存储器叠堆结构延伸穿过所述交替叠堆并进入所述p掺杂源极半导体层的上部部分。每个存储器叠堆结构包括p掺杂竖直半导体沟道和横向地包围所述p掺杂竖直半导体沟道的存储器膜。每个p掺杂竖直半导体沟道的顶表面接触相应n掺杂区域的底表面。每个p掺杂竖直半导体沟道的底部部分的侧壁接触所述p掺杂带半导体层的相应侧壁。

相关申请

本申请要求提交于2017年8月4日的美国非临时申请序列号15/669,243的优先权的权益，上述申请的全部内容以引用的方式并入本文。

技术领域

本公开整体涉及半导体器件领域，并且具体地涉及采用直接源极接触和空穴电流检测的三维存储器结构及其制造方法。

背景技术

每个单元具有一个位的三维竖直NAND串在T.Endoh等人的标题为“Novel UltraHigh Density Memory With A Stacked-Surrounding Gate Transistor(S-SGT)Structured Cell”，IEDM Proc.(2001)33-36的文章中公开。

发明内容

根据本公开的一方面，三维存储器器件包括：p掺杂源极半导体层，该p掺杂源极半导体层位于衬底上方；p掺杂带半导体层，该p掺杂带半导体层位于p掺杂源极半导体层上方；导电层和绝缘层的交替叠堆，该交替叠堆位于p掺杂带半导体层上方；以及存储器叠堆结构，该存储器叠堆结构延伸穿过交替叠堆并进入p掺杂源极半导体层的上部部分。每个存储器叠堆结构包括p掺杂竖直半导体沟道和横向地包围所述p掺杂竖直半导体沟道的存储器膜。每个p掺杂竖直半导体沟道的顶表面接触相应n掺杂区域的底表面。每个p掺杂竖直半导体沟道的底部部分的侧壁接触所述p掺杂带半导体层的相应侧壁。

根据本公开的另一方面，本发明提供了一种形成三维存储器器件的方法。在衬底上方形成层叠堆，该层叠堆从下到上包括p掺杂源极半导体层、下部氧化硅衬里、无掺杂牺牲半导体层、上部氧化硅衬里和p掺杂蚀刻停止半导体层。在半导体层叠堆上方形成绝缘层和间隔物材料层的交替叠堆，其中该间隔物材料层形成为导电层，或被该导电层替换。穿过交替叠堆并穿过p掺杂源极半导体层的上部部分形成存储器叠堆结构的阵列，其中每个存储器叠堆结构包括p掺杂竖直半导体沟道和横向地包围p掺杂竖直半导体沟道的存储器膜。通过对于下部氧化硅衬里和上部氧化硅衬里以及p掺杂蚀刻停止半导体层选择性地移除无掺杂牺牲材料层来形成源极腔体。通过移除存储器膜的在源极腔体的级处的部分，可以物理地暴露p掺杂竖直半导体沟道的外侧壁。在源极腔体中形成具有p型掺杂的带半导体层并使其接触p掺杂竖直半导体沟道的暴露外侧壁。

附图说明

图1是根据本公开的实施方案的在形成任选的金属导电层、p掺杂源极半导体层、下部氧化硅衬里、无掺杂牺牲半导体层、上部氧化硅衬里和p掺杂蚀刻停止半导体层之后的示例性结构的竖直剖面图。

图2是根据本公开的实施方案的在形成第一绝缘层和第一牺牲材料层的第一交替叠堆和介电帽盖层之后的示例性结构的竖直剖面图。

图3是根据本公开的实施方案的在形成第一阶梯式表面和第一后向阶梯式介电材料部分之后的示例性结构的竖直剖面图。

图4A是根据本公开的实施方案的在形成第一存储器开口之后的示例性结构的存储器阵列区域的竖直剖面图。

图4B是图4A的示例性结构的俯视图。平面A-A’是图4A的竖直横截面的平面。

图4C是沿着图4B中的竖直平面C-C’截取的示例性结构的另一个竖直剖面图。

图4D是图4A至图4C的示例性结构的存储器开口的底角的放大竖直剖面图。