[发明专利]命令地址输入缓冲器偏置电流减小

说明书

一种存储器装置(10)可包含存储数据的一或多个存储器组(12)和一或多个输入缓冲器(50)。所述输入缓冲器(50)可接收存取所述一或多个存储器组(12)的命令地址信号。所述存储器装置(10)可在第一操作模式或第二操作模式中的一个中操作。所述一或多个输入缓冲器(50)可当所述存储器装置(10)在所述第一操作模式中时在第一偏置电流下操作，或当所述存储器装置(10)在所述第二操作模式中时在第二偏置电流下操作，并且所述第一偏置电流可大于所述第二偏置电流。

技术领域

本公开的实施例大体上涉及半导体装置的领域。更具体地说，本公开的实施例涉及命令地址输入缓冲器偏置电流减小。

背景技术

此章节意图向读者介绍可能涉及本公开的各种方面的技术的各种方面，这些方面在下文中有所描述和/或主张。相信此论述有助于向读者提供背景信息以促进对本公开的各种方面的更好理解。因此，应理解，应鉴于此来阅读这些陈述，而非作为对现有技术的认可。

例如动态随机存取存储器(DRAM)的半导体存储器装置可利用多于一个可操作模式以从例如处理器、主板、数字存储媒体或另一DRAM等另一装置读取命令。一些DRAM，例如双数据速率类型五同步动态随机存取存储器(DDR5 SDRAM)，可能够在相比于其它模式可能需要更多或更少的输入缓冲器偏置电流的模式中操作。

本公开的实施例可针对于上文所阐述的特征中的一或多个。

附图说明

图1是说明根据本公开的实施例的存储器装置的某些特征的简化框图；

图2是说明根据本公开的实施例的实例1N和2N模式命令的时序图；

图3是说明根据本公开的实施例的图1的命令接口的某些特征的简化框图；且

图4是说明根据本公开的实施例的用于减小输入缓冲器偏置电流的技术的流程图。

具体实施方式

下文将描述一或多个具体实施例。为了提供这些实施例的简要描述，本说明书中将不描述实际实施方案的所有特征。应了解，在任何此类实际实施方案的开发中，如在任何工程或设计项目中一样，必须制定许多实施方案特定的决策以实现研发者的具体目标，例如服从系统相关的和商业相关的约束，所述约束可以从一个实施方案到另一个实施方案变化。此外，应了解，此类开发工作可能是复杂且耗时的，然而对于受益于本公开的所属领域的技术人员来说，这些都是设计、构造和制造中的常规任务。

例如动态随机存取存储器(DRAM)的半导体存储器装置可利用多于一个可操作模式以从例如处理器、主板、数字存储媒体或另一DRAM等另一装置读取命令。一些DRAM，例如双数据速率类型五同步动态随机存取存储器(DDR5 SDRAM)，可能够在例如1N和/或2N模式等模式中操作。

由DRAM读取的命令可能需要一个、两个或更多个周期来传达命令。当利用1N模式时，DRAM可在每一时钟周期上读取命令。也就是说，可在两个周期的时段内读取两个单周期命令或一个双周期命令。然而，当利用2N模式时，DRAM可通过跳过命令之间和/或命令期间的周期来读取命令。举例来说，两个单周期命令可通过跳过周期分离，且双周期命令可在需要至少读取命令的三个周期之中具有跳过周期。

用于读取命令的1N和2N模式可能基于时钟周期的频率而受影响。在较高时钟频率下，可采用较偏置的电流来维持1N模式和每一周期上的读取/接通。在一些情况下，命令总线可能因此变得受阻和/或尝试维持无法以稳定方式读取/切换每一周期的此高频率时钟周期。在此类实例中，可能需要2N模式。然而，当利用2N模式时，可能不需要可用于1N模式的高偏置电流，这允许减小输入缓冲器偏置电流。本公开的实施例可提供用于当在2N模式中操作时减小输入偏置电流的技术。