[发明专利]具有对称的上升时间及下降时间的两相触发器的方法及设备

说明书

本文中揭示具有对称的上升时间及下降时间的两相触发器的方法及设备。一种实例设备可包含时钟生成器电路，所述时钟生成器电路包含经配置以提供输出信号的两相触发器电路。所述两相触发器电路包含两相触发器及驱动器电路。所述两相触发器经配置以响应于时钟信号而提供第一驱动器控制信号及第二驱动器控制信号。所述第一驱动器控制信号及所述第二驱动器控制信号是互补的。所述驱动器电路经配置以响应于所述第一驱动器控制信号及所述第二驱动器控制信号而提供所述输出信号。

背景技术

对使计算系统更强大、更节能且更紧凑的追求已导致操作速度增加及功率消耗降低。在高时钟速度下操作的关键组件是维持系统部件之间的同步时钟。在高时钟速度下，即使小占空比或相位误差也可能导致系统误差。

发明内容

描述实例设备。一种实例设备可包含时钟生成器电路，所述时钟生成器电路包括经配置以提供输出信号的两相触发器电路。所述两相触发器电路可包含两相触发器及驱动器电路。所述两相触发器可经配置以响应于时钟信号而提供第一驱动器控制信号及第二驱动器控制信号。所述第一驱动器控制信号及所述第二驱动器控制信号可为互补的。所述驱动器电路可经配置以响应于所述第一驱动器控制信号及所述第二驱动器控制信号而提供所述输出信号。在一些实例中，所述两相触发器包含：主锁存器，其经配置以接收输入信号且响应于所述时钟信号而将第一信号锁存在第一节点处并响应于所述时钟信号而将第二信号锁存在第二节点处；第一从锁存器，其经配置以响应于所述时钟信号将所述第一信号锁存在第三节点处；及第二从锁存器，其经配置以响应于所述时钟信号将所述第二信号锁存在第四节点处。所述第一驱动器控制信号可从所述第三节点提供且所述第二驱动器控制信号可从所述第四节点提供。在一些实例中，所述主锁存器的所述第一节点经由反相器耦合到所述主锁存器的所述第二节点。在一些实例中，所述第一从锁存器可包含经配置以响应于所述时钟信号而将所述第一信号传递到所述第三节点的第一通过门，且所述第二从锁存器可包含经配置以响应于所述时钟信号而将所述第二信号传递到所述第四节点的第二通过门。在一些实例中，所述主锁存器可包含耦合到NAND门的时控反相器。所述反相器可经配置以响应于所述时钟信号而将所述输入信号提供到所述NAND门，且所述NAND门可经配置以接收复位信号且经配置以响应于所述复位信号及所述反相器的输出而将输出提供到提供给第一节点。在一些实例中，所述时钟生成器电路可进一步包含经配置以响应于输入时钟信号而提供所述时钟信号及互补时钟信号的分相器。在一些实例中，所述时钟生成器电路可进一步包含经配置以将所述输出信号驱动到下游电路的一系列反相器。在一些实例中，所述驱动器电路进一步经配置以响应于所述第一驱动器控制信号及所述第二驱动器控制信号而提供第二输出信号，其中所述第二输出信号与所述输出信号互补。在一些实例中，所述驱动器电路可包含：上拉电路，其经配置以响应于所述时钟信号而将所述输出信号驱动为逻辑高值；及下拉电路，其经配置以响应于所述时钟信号而将所述输出信号驱动为逻辑低值。在一些实例中，所述上拉电路包含与所述下拉电路的通过门对称的通过门。