[发明专利]用于互连的扩散阻挡衬层

说明书

技术和装置的代表性实施方式用于减少或防止导电材料扩散到结合衬底的绝缘材料或电介质材料中。由于重叠，错位的导电结构可以直接接触衬底的电介质部分，尤其是在采用直接结合技术的情况下。通常在重叠处将可以抑制扩散的阻挡界面设置在导电材料和电介质之间。

优先权要求和相关申请的交叉引用

本申请根据35 U.S.C.§119(e)(1)要求2018年9月27日提交的美国非临时专利申请号16/143,850和2017年10月6日提交的美国临时申请号62/569,232的权益，这些申请通过引用整体并入本文。

技术领域

以下描述涉及集成电路(“IC”)的加工。更具体地说，以下描述涉及用于加工准备结合的管芯或晶圆的技术。

背景技术

管芯或晶圆等可以作为各种微电子封装方案的一部分以三维布置堆叠。这可以包括在较大的基础管芯或晶圆上堆叠一个或多个管芯或晶圆、以竖直布置堆叠多个管芯或晶圆以及这些的各种组合。管芯也可以堆叠在晶圆上，或者晶圆可以在分割之前堆叠在其他晶圆上。管芯或晶圆可以使用各种结合技术以堆叠布置来结合，包括使用直接电介质结合、非粘合技术，诸如直接结合技术或混合结合技术，这两种技术均可从XperiCorp的子公司Invensas Bonding Technologies,Inc.(以前的Ziptronix,Inc.)获得(例如，参见美国专利号6,864,585和7,485,968，其以引用方式全文并入本文中)。

当使用直接结合技术结合堆叠的管芯或晶圆时，期望的是待结合管芯或晶圆的表面极其平坦和光滑。例如，表面应具有非常小的表面拓扑变化，使得表面可以紧密配合，以形成持久的键合。还希望表面清洁并且没有杂质、颗粒和/或其他残留物。例如，不期望的颗粒的存在可导致在颗粒的位置处键合有缺陷或不可靠。例如，残留在键合表面上的一些颗粒和残留物可在堆叠管芯之间的键合界面处产生空隙。

结合的管芯或晶圆的相应配合表面通常包括嵌入的导电互连结构等。在一些示例中，结合表面被布置和对齐成使得在结合期间接合来自各个表面的导电互连结构。接合的互连结构在堆叠的管芯或晶圆之间形成连续的导电互连(用于信号，功率等)。然而，由于使用精细间距的导电互连结构、拾取和放置工具的放置精度限制、管芯或晶圆表面上的接触栅格图案、不同的焊盘尺寸等，一个管芯或晶圆的导电互连焊盘可能偏移，或者部分覆盖另一管芯或晶圆的配合表面的电介质部分(例如，氧化硅等)的，而不是与另一管芯或晶圆的配合表面上的相应导电互连焊盘完全对准。

诸如此类的错位可能导致覆盖的互连焊盘的导电材料(例如，铜等)扩散到其与之接触的电介质中，从而潜在地导致微电子结构的劣化的性能。例如，在较高温度(诸如在退火期间)和电场内，氧化硅的阻挡特性可能显著劣化(相对于氮化硅、氧氮化硅、碳氮化硅等)，从而促进导电材料扩散到氧化硅中。这可导致互连器之间的泄漏、短路等。当其涉及管芯或晶圆的结合叠堆的多个导电互连结构时，性能劣化可能是特别有问题的，这会不利地影响封装产率和封装性能。

附图说明

参考附图阐述了详细描述。在这些图中，参考标号的一个或多个最左边的数字标识首次出现参考标号的图。在不同图中使用相同的附图标记表示相似或相同的项目。

对于该讨论，图中所示的装置和系统被示出为具有多个部件。如本文所述，装置和/或系统的各种实施方式可以包括较少的部件并且仍然在本公开的范围内。另选地，装置和/或系统的其他实施方式可以包括附加部件或所描述部件的各种组合，并且仍然在本公开的范围内。

图1为一对堆叠的衬底的轮廓图，示出了堆叠的衬底内的嵌入式导电结构的错位。

图2是示出形成微电子组件的示例过程的图形流程图，该微电子组件包括具有嵌入式导电结构的一对衬底。

图3A和图3B是示出根据各种实施方案的与具有嵌入式导电结构的堆叠衬底一起使用的示例阻挡界面的轮廓图。