[发明专利]存储器阵列可存取性

说明书

用于存储器阵列可存取性的设备和方法可包含具有存储器单元阵列的设备。所述阵列可包含可被所述阵列的控制器存取且不可被所述设备外部的装置存取的第一部分。所述阵列可包含所述设备外部的所述装置可存取的第二部分。所述阵列可包含数个寄存器，所述寄存器存储指示所述阵列的哪个部分是所述第一部分的行地址。所述设备可包含所述控制器，所述控制器经配置以存取所述数个寄存器以允许所述设备外部的所述装置基于所述存储的行地址来存取所述第二部分。

技术领域

本公开大体上涉及半导体存储器设备和方法，并且更具体地说，涉及与存储器阵列可存取性相关的设备和方法。

背景技术

存储器装置通常被提供为计算机或其它电子系统中的内部半导体集成电路。存在许多不同类型的存储器，包含易失性和非易失性存储器。易失性存储器可能需要电力来维持其数据(例如主机数据、错误数据等等)，并包含随机存取存储器(RAM)、动态随机存取存储器(DRAM)、静态随机存取存储器(SRAM)、同步动态随机存取存储器(SDRAM)和闸流体随机存取存储器(TRAM)等等。非易失性存储器可通过在未被供电时保持所存储数据来提供持久数据，并可包含NAND快闪存储器、NOR快闪存储器和电阻可变存储器，例如相变随机存取存储器(PCRAM)、电阻性随机存取存储器(RRAM)、以及磁阻随机存取存储器(MRAM)，例如自旋力矩转移随机存取存储器(STT RAM)等等。

电子系统通常包含数个处理资源(例如一或多个处理器)，所述处理资源可检索并执行指令且将所执行指令的结果存储到合适的位置。处理器可包括可执行指令以对数据(例如，一或多个操作数)执行逻辑操作(例如，AND、OR、NOT、NAND、NOR和XOR逻辑操作)的数个功能单元(例如，在本文中称为功能单元电路)，例如算术逻辑单元(ALU)电路、浮点单元(FPU)电路和/或组合逻辑块。

电子系统中的数个组件可涉及向功能单元电路提供指令以供执行。所述指令可例如由例如控制器和/或主机处理器等处理资源产生。数据(例如，将对其执行指令以执行逻辑操作的操作数)可存储于存储器阵列中，所述存储器阵列可由功能单元电路存取。指令和/或数据可从存储器阵列检索，并且在功能单元电路开始对数据执行指令之前被排序和/或缓冲。此外，由于可经由功能单元电路在一个或多个时钟循环中执行不同类型的操作，因此也可对所述操作的中间结果和/或数据进行排序和/或缓冲。

在许多情况下，处理资源(例如，处理器和/或相关联功能单元电路)可在存储器阵列外部，且可存取(例如，经由处理资源与存储器阵列之间的总线)数据以执行指令。数据可经由总线从存储器阵列传送到外部处理资源。可在途中(例如，通过“窥探”总线的接脚)检测到正在存储器阵列和外部处理资源之间传送的数据。一些提供数据传送的安全性的方法可包含将数据加密/解密；然而，加密/解密过程可能会不利地影响系统性能和/或增加电路复杂性，还有其它缺点。

附图说明

图1是根据本公开的数个实施例的呈包含存储器装置的计算系统形式的设备的框图。

图2说明根据本公开的数个实施例的存储器阵列的一部分的示意图。

图3说明根据本公开的数个实施例的存储器阵列的一部分的示意图。

图4说明根据本公开的数个实施例的存储器阵列的一部分的示意图。

图5说明根据本公开的数个实施例的存储器阵列可存取性的实例方法的示意图。图6是说明根据本公开的数个实施例的感测电路的示意图。

图7是说明根据本公开的数个实施例的具有可选择逻辑操作选择逻辑的感测电路的示意图。

图8是说明根据本公开的数个实施例的由感测电路实施的可选择逻辑操作结果的逻辑表。

图9说明根据本公开的数个实施例的与使用感测电路执行逻辑操作和移位操作相关联的时序图。