[发明专利]肖特基二极管与MOSFET的集成

说明书

公开了肖特基二极管与MOSFET的集成，更详细地，在掩埋栅格材料结构的顶部上有续流肖特基二极管和功率MOSFET。特定设计的优点允许将整个表面区域用于MOSFET和肖特基二极管结构，共享的漂移层不受肖特基二极管或MOSFET设计规则的限制，因此，与现有技术相比，可以减小厚度并增加漂移层的掺杂浓度，更接近穿通设计。这将导致器件更高的电导率和更低的导通电阻，而不会影响电压阻断性能。集成器件能够以更高的频率工作。避免了双极性退化的风险。

技术领域

本发明涉及一种器件，该器件包括在掩埋栅格材料结构上集成的功率MOSFET和续流肖特基二极管，以实现最佳的电压阻断性能。

背景技术

一些碳化硅(SiC)功率MOSFET能够商购获得，并且有许多专利出版物公开了SiC功率MOSFET架构。这些架构包括p-n体二极管，其能够用作反向并联续流二极管。然而，开关频率受限于该体二极管的速度，因为这是一个慢少数载流子器件。p-n体二极管还具有高阈值电压的缺点，导致高导电和开关损耗。与～1V的SiC肖特基整流器相比，SiC p-n体二极管具有～3V的高势垒，前者与Si整流器相当。

为了加速SiC MOSFET的切换，诸如肖特基二极管或JBS二极管的快速整流器应当用作反向并联二极管。

使用外部快速整流器是实现有效的反向并联续流二极管的最简单方法。然而，快速整流器的额定电流需要高于MOSFET p-n体二极管的额定电流，以确保主电流路径通过快速整流器，用于负漏极电流。该解决方案具有三个主要缺点。第一个缺点是大区域的外部快速整流器。该外部二极管会引入较大的寄生输出电容并限制开关频率。第二个缺点是需要引线键合，这会降低连接的可靠性并增加寄生电感。第三个缺点是系统成本高。

US 6,979,863公开了一种具有集成的JBS二极管的VDMOSFET。这种设计的主要好处在于两个器件都集成在同一芯片上。然而，由于这些器件只能并联集成，并且不能共享相同的单位单元和漂移层区域，所以限制了集成。如US 6,979,863中所公开的，例如在附图中，JBS二极管的最小尺寸接近10μm。因此，MOSFET和JBS二极管在导通时不会共享漂移区，并且输出寄生电容方面的增益很低。此外，MOSFET和JBS二极管工艺的共享工艺步骤受到限制。因此，该解决方案不会导致相当大的成本降低。

US 5,693,569公开了这样一种设计，该设计包括通过刻蚀沉积有肖特基金属的额外沟槽来将SiC沟槽MOSFET和肖特基二极管集成在一起。该特征在US 5,693,569的图1至图3中以20表示。与美国专利6,979,863中的VDMOSFET方案相比，该设计具有更高的集成密度。然而，应当使栅极沟槽屏蔽于高电场，以避免器件早期损坏。类似的双沟槽设计现今已在商业上用于沟槽MOSFET，但是二极管沟槽包括p-n结而不是肖特基接触件，以使栅极沟槽屏蔽于高电场。该p-n结还用作体二极管。

在现有技术中，存在具有结合在MOSFET中的肖特基区域的已知的器件，例如参见W.Sung等人，“Developing One-Chip Integration of 1.2kV SiC MOSFET and JBS Diode(JBSFET)”，IEEE Transactions on Industrial Electronics，第64卷，第10期，2017年10月，以及W.Sung等人，Monolithically Integrated 4H-SiC MOSFET and JBS Diode(JBSFET)Using a Single Ohmic/Schottky Process Scheme，IEEE Electron DeviceLetter，第37卷，第12期，2016年12月。然而，在一个实施例中，JBS二极管和MOSFET被放置在器件芯片区域的不同部分上，因此不共享相同的漂移层区域。在另一个实施例中，JBS二极管和MOSFET不与掩埋栅格结合。

总之，本领域需要提供一种改进的器件。

发明内容