[发明专利]用于在N掺杂的SIC层中制造P掺杂栅格的方法

说明书

一种通过结合离子注入和外延生长而制造的栅格。采用以下步骤，栅格结构由SiC半导体材料制成：a)提供包括掺杂半导体SiC材料的衬底，所述衬底包括第一层(n1)，b)通过外延生长在第一层(n1)上形成分离的第二区域(p2)，所述外延生长添加至少一种掺杂半导体SiC材料，必要时，借助于去除部分添加的半导体材料，在第一层(n1)上形成分离的第二区域(p2)，和c)在由紧接着步骤a)之后和紧接着步骤b)之后构成的组中选择的阶段中，进行离子注入至少一次；在第一层(n1)中注入离子，以形成第一区域(p1)。可以制造具有圆角化转角以及具有高掺杂程度的上部的栅格。可以制造具有有效的电压阻断、高电流传导、低总电阻、高浪涌电流能力和快速开关的部件。

技术领域

本发明涉及一种通过结合离子注入和外延生长来制造改进型栅格结构的经济有效的方法。栅格可以是掩埋栅格或表面栅格。

背景技术

可以使用嵌入式掺杂结构或掩埋栅格(BG)来限制功率半导体表面的电场，从而使电场敏感区域(例如肖特基接触或MOS结构)免受漂移层中的高电场的影响。这对于基于宽带隙半导体(例如SiC)的器件尤为重要，其中，器件漂移层中的电场可能比硅中的电场高10倍。因此，限制半导体表面处或与像栅极氧化物(SiO₂)一样的其他材料的界面处的电场很重要，该材料能够承受比半导体低得多的临界电场。

根据当前的技术水平，可以通过离子注入或外延生长来产生SiC中的嵌入式掺杂结构。对于外延生长，刻蚀栅格或沟槽填充栅格是已知的。

离子注入的BG。优点在于可以通过掩模、氧化物或光致抗蚀剂掩模来产生选择性掺杂的区域。在晶片上的掺杂是可控且均匀的。这是一种众所周知的掺杂技术。缺点是由于注入损伤随着注入剂量的增大而增加，因此掺杂程度受到限制。除了像硼一样的小原子之外，SiC中没有掺杂扩散，这表明注入的pn结位于注入剖面结束处和注入损伤较高处。由于注入能量的限制，厚度存在限制，根据注入的离子，1μm的厚度需要400-1000keV的注入能量。高能量注入是高成本的工艺。由于来自于注入损伤的缺陷中心处的再结合，注入的p栅格具有低的发射极效率，这导致器件的浪涌电流能力有限，这取决于栅格pn二极管保护该器件免受如此高电流水平的影响。

外延BG——刻蚀栅格。生长掺杂的外延层，通过沟道/漂移层的刻蚀和重新生长来限定栅格。优点是深掺杂结构是可能的，栅格厚度不是问题。即使对于高浓度掺杂剂，掺杂也无损伤。高掺杂浓度是可能的，接近于半导体-半金属过渡。缺点是掺杂栅格区域的尖角会导致电场聚集，从而限制器件的电压阻断能力(voltage blocking capability)。

外延BG——沟槽填充栅格。用圆角化转角进行沟槽刻蚀，然后用外延生长进行沟槽填充以及随后的平坦化，然后用外延生长来再生长。优点包括深掺杂结构是可能的。栅格厚度没有问题。即使对于高浓度，无损伤掺杂也是可能的。高掺杂浓度是可能的，接近于半导体-半金属过渡。缺点包括：这是复杂的工艺，其涉及沟槽刻蚀、两次外延再生长以及具有亚微米精度和均匀性的平坦化，这是非常昂贵的工艺。沟槽的再生长需要低的生长速率，因此该工艺耗费很长的时间，这也是个昂贵的工艺。

US 5,705,406公开了一种通过使用离子注入技术来制造具有SiC的半导体层的半导体器件的方法。它教导通过在高温下进行离子注入来减少注入损伤和增加离子注入的剂量。还公开了如何通过离子注入获得更厚的BG。公开了薄层外延生长和离子注入的重复工艺周期。

US 6,897,133公开了一种在碳化硅中生产肖特基二极管的方法。为了避免刻蚀的外延BG的尖角，外延发射极在沟槽刻蚀结构中生长，该结构具有如上所述的外延BG-沟槽填充栅格那样的圆形。这是困难的工艺，其需要先进的刻蚀和平坦化，以去除沟槽外部的掺杂。

US 8,633,560公开了一种半导体器件。通过结合沟槽刻蚀和离子注入来制造沟槽栅格也具有尖角的问题，其中，必须刻蚀圆角化转角。

发明内容