[发明专利]制造具有擦除栅极的分裂栅极闪存存储器单元的方法

说明书

本发明提供一种形成存储器设备的方法，其中存储器单元位于存储区域，并且逻辑器件位于第一外围区域和第二外围区域。每个存储器单元包括浮栅、字线栅极和擦除栅极，并且每个逻辑器件包括一个栅极。字线栅极下方的氧化物与浮栅和擦除栅极之间的隧道氧化物分开形成，并且也是第一外围区域中的栅极氧化物。两个外围区域中的字线栅极、擦除栅极和栅极由同一多晶硅层形成。擦除栅极和源极区之间的氧化物比隧道氧化物更厚，隧道氧化物比字线栅极下方的氧化物更厚。

本申请要求2017年10月4日提交的美国临时申请号62/567,840和2018年9月20日提交的美国专利申请号16/137,399的权益。

技术领域

本发明涉及非易失性存储器阵列。

背景技术

分裂栅极非易失性存储器单元和此类单元阵列是熟知的。例如，美国专利5,029,130(“’130专利”)公开了一种分裂栅极非易失性存储器单元阵列，并且出于所有目的将该专利以引用方式并入本文。存储器单元在图1中示出。每个存储器单元10包括形成于半导体衬底12中的源极区14和漏极区16，其间具有沟道区18。浮栅20形成在沟道区18的第一部分上方并且与其绝缘(并控制其电导率)，并且形成在漏极区16的一部分上方。控制栅极22具有第一部分22a和第二部分22b，该第一部分设置在沟道区18的第二部分上方并且与其绝缘(并且控制其电导率)，该第二部分22b沿着浮栅20向上并且在浮栅上方延伸。浮栅20和控制栅极22通过栅极氧化物26与衬底12绝缘。

通过将高的正电压置于控制栅极22上，擦除存储器单元(从浮栅去除电子)，导致浮栅20上的电子经由福勒-诺德海姆隧穿效应从浮栅20通过中间绝缘体24遂穿到控制栅极22。

通过将正电压置于控制栅极22上以及将正电压置于漏极16上来编程存储器单元(其中电子被置于浮栅上)。电子电流将从源极14流向漏极16。当电子到达控制栅极22和浮栅20之间的间隙时，电子将加速并且变热。由于来自浮栅20的静电引力，一些加热的电子将通过栅极氧化物26被注入到浮栅20上。

通过将正的读取电压置于漏极16和控制栅极22上(这接通控制栅极下方的沟道区)来读取存储器单元。如果浮栅20带正电(即，电子被擦除以及正极耦合到漏极16)，则沟道区在浮栅20下方的部分也被接通，并且电流将流过沟道区18，该沟道区被感测为擦除状态或“1”状态。如果浮栅20带负电(即，通过电子进行了编程)，则沟道区的在浮栅20下方的部分被大部分或完全关断，并且电流不会(或者有很少的电流)流过沟道区18，该沟道区被感测为编程状态或“0”状态。本领域的技术人员理解，源极和漏极可以是可互换的，其中浮栅可部分地延伸到源极而不是漏极上方，如图2所示。

具有两个以上栅极的分裂栅极存储器单元也是已知的。例如，美国专利8,711,636(“’636专利”)公开了一种具有附加耦合栅极的存储器单元，该耦合栅极设置在源极区上方并与其绝缘，以更好地电容耦合到浮栅。参见例如图3，其示出了设置在源极区14上方的耦合栅极24。

一种四栅极存储器公开于美国专利6,747,310(“’310专利”)中。例如，如图4所示，该存储器单元具有源极区14、漏极区16、位于沟道区18的第一部分上方的浮栅20、位于沟道区18的第二部分上方的选择栅极28、位于浮栅20上方的控制栅极22以及位于源极区14上方的擦除栅极30。编程由来自沟道区18的受热电子示出，电子将自身注入浮栅20上。擦除通过从浮栅20隧穿到擦除栅极30的电子来显示。

图1和图2的存储器单元已被成功地用作若干技术节点的闪存。它凭借低成本工艺和良好的性能相对容易实现。一个缺点是单元尺寸较大，因此对于高级技术节点可能具有竞争压力。图4的存储器单元已被成功地用作若干高级技术节点的嵌入式闪存。它具有非常好的质量和有竞争力的单元尺寸。然而，工艺成本比图1和图2中的单元更高且更复杂。图3的存储器单元不如图4的存储器单元复杂，因为其每个单元少一个栅极。但是，常规制造技术仍然过于复杂并且不能完全实现按比例缩小存储器单元尺寸。

发明内容