[发明专利]用于在非易失性存储器中存储多位数据的系统和方法

说明书

本发明公开了一种通过以下操作来读取具有多个存储器单元的存储器设备的方法、以及被配置为用于以下操作的设备：读取多个存储器单元中的第一存储器单元以生成第一读取电流；读取多个存储器单元中的第二存储器单元以生成第二读取电流；将第一偏移值施加到第二读取电流；以及然后将第一读取电流和第二读取电流组合以形成第三读取电流；以及然后使用第三读取电流确定程序状态。另选地，根据第一读取电流生成第一电压，根据第二读取电流生成第二电压，由此将偏移值施加到第二电压，其中将第一电压和第二电压组合以形成第三电压，并且然后使用第三电压确定程序状态。

相关专利申请

本申请要求2017年11月3日提交的美国临时申请号62/581,489和2018年10月1日提交的美国专利申请号16/148,304的权益。

技术领域

本发明涉及非易失性存储器设备，并且更具体地涉及增大可存储在该非易失性存储器设备中的位的数量。

背景技术

非易失性存储器器件在本领域中是公知的。例如，分裂栅存储器单元公开于美国专利5,029,130中。该存储器单元具有浮栅和控制栅，该控制栅设置在衬底的沟道区上方并且控制该沟道区的导电性，该沟道区在源极区和漏极区之间延伸。将各种组合的电压施加到控制栅极、源极和漏极，以编程存储器单元(通过将电子注入到浮栅中)、擦除存储器单元(通过从浮栅移除电子)以及读取存储器单元(通过测量或检测沟道区的电导率以确定浮栅的编程状态)。

非易失性存储器单元中的栅极的配置和数量可以变化。例如，美国专利7,315,056公开了附加包括在源极区上方的编程/擦除栅极的存储器单元。美国专利7,868,375公开了一种存储器单元，该存储器单元附加包括在源极区上方的擦除栅极和在浮栅上方的耦合栅极。

图1示出了具有在硅半导体衬底12中形成的间隔开的源极区14和漏极区16的分裂栅存储器单元10。衬底的沟道区18被限定在源极区14/漏极区16之间。浮栅20设置在沟道区18的第一部分上方并与其绝缘(并且部分地在源极区14上方并与其绝缘)。控制栅极(也称为字线栅极或选择栅极)22具有下部和上部，该下部设置在沟道区18的第二部分上方并与其绝缘，该上部在浮栅20上方延伸(即，控制栅极22围绕浮栅20的上边缘缠绕)。

可通过将高正电压置于控制栅极22上以及将参考电位置于源极区14和漏极区16上来擦除存储器单元10。浮栅20和控制栅极22之间的高电压降将导致浮栅20上的电子通过熟知的福勒-诺得海姆遂穿机构从浮栅20穿过介入绝缘遂穿到控制栅极22(使浮栅20更带正电—擦除状态)。可以通过将地电位施加到漏极区16、在源极区14上施加正电压以及在控制栅极22上施加正电压来编程存储器单元10。然后，电子将从漏极区16流向源极区14，其中一些电子变得加速并且变热，由此它们被注入到浮栅20上(使浮栅带负电—编程状态)。可以通过将地电位置于漏极区16上、将正电压置于源极区14上以及将正电压置于控制栅极22上(接通控制栅极22下方的沟道区部分)来读取存储器单元10。如果浮栅更带正电(擦除)，则控制栅极上的正电压将至少部分地耦接到浮栅以接通浮栅下方的沟道区部分，并且电流将从源极区14流到漏极区16(即，基于感测到的电流而将存储器单元10感测为处于其擦除“1”状态)。如果浮栅20带负电(编程)，则来自控制栅极22的耦合电压将不会克服浮栅的负电荷，并且浮栅下方的沟道区弱接通或关断，从而减少或阻止任何电流(即，基于感测到的低电流或无电流而将存储器单元10感测为处于其编程“0”状态)。

图2示出了与存储器单元10具有相同元件但附加具有设置在源极区14上方并与其绝缘的编程/擦除(PE)栅极32的替代分裂栅存储器单元30(即，这是三栅极设计)。可以通过将高电压置于PE栅极32上以引起电子从浮栅20隧穿到PE栅极32来擦除存储器单元30。可以通过将正电压置于控制栅极22、PE栅极32和源极区14上以及将电流置于漏极区16上以将来自流过沟道区18的电流的电子注入到浮栅20上来编程存储器单元30。可以通过将正电压置于控制栅极22和漏极区16上以及感测电流来读取存储器单元30。