[发明专利]用于存储器装置的内部写入调整

说明书

本发明提供用于内部时序方案的方法和系统。在存储器装置处接收数据选通DQS信号。所述DQS信号在相对于所述存储器装置的时钟的负方向上移位以引起所述存储器装置的触发器的失效点。在引起所述失效点之后，所述DQS信号在相对于所述时钟的正方向上移位。使内部写入信号IWS的转变边沿在例如写入前导的DQS周期中居中。所述IWS指示将捕获写入命令。此外，使所述转变边沿居中包含选择性地使所述IWS在所述负方向上延迟。

技术领域

本公开的实施例大体上涉及半导体装置的领域。更具体地，本公开的实施例涉及同步写入时序。

背景技术

半导体装置(例如，存储器装置)利用时序与数据信号、数据选通和/或其它信号的相移来执行操作。然而，单独信号和/或选通可相对于彼此变化，如果没有考虑到这类变化将会降低半导体装置的性能。随着信号的频率增加，这些时序可变得更紧密并且更加难以一起同步化。

本公开的实施例可针对于上文所阐述的一或多个问题。

附图说明

图1是根据本公开的实施例，说明存储器装置的某些特征的简化框图；

图2是根据本公开的实施例，可实施于图1的存储器装置的命令解码器和/或数据路径中的写入捕获电路的示意图；

图3是根据本公开的实施例，示出在图2的写入捕获电路中使用的内部数据选通(DQS)信号和内部写入信号(IWS)的时序图；

图4是根据本公开的实施例，用于校准图1的存储器装置的时序的过程的流程图；

图5是根据本公开的实施例，示出通过在过程90中使内部DQS信号沿负方向移动实现内部DQS信号的负扫描的时序图；

图6是根据本公开的实施例，示出在所述过程中在负扫描之后的内部DQS信号的增量的时序图；

图7是根据本公开的实施例，示出使用写入均衡信号的移位的时序图，所述写入均衡信号引入内部DQS信号的过移位；

图8是根据本公开的实施例，当通过IWS的移位启用内部写入时序时包含写入均衡训练操作的时序图；

图9是根据本公开的实施例，用于使用IWS移位捕获写入命令的过程的流程图；和

图10是根据本公开的实施例，用以实施图9的过程的内部写入调整电路的示意图。

具体实施方式

下文将描述一或多个特定实施例。为了提供这些实施例的简要描述，不会在本说明书中描述实际实施方案的所有特征。应了解，在任何此类实际实施方案的展开中，如在任何工程或设计项目中一样，必须制定许多实施方案特定的决策以实现研发者的具体目标，例如服从系统相关的和商业相关的约束，所述约束可以在不同实施方案间变化。此外，应了解，此类开发工作可能是复杂且耗时的，但这些对于受益于本公开的所属领域的技术人员来说都是设计、构造和制造中的常规任务。

双数据速率类型五同步动态存取存储器(DDR5 SDRAM)装置可包含DDR5的规范，其包含内部写入均衡，包含通过主机装置的数据选通(DQS)信号的最终正相移。内部写入均衡可包含所识别的用于内部/偏斜时序的时序偏斜补偿逻辑。换句话说，写入均衡训练DQS-Clk转变以解决潜在的波动和模糊性。然而，此解决方案使DQS移位。写入均衡中的最终正相移的量可能会与DDR5 SDRAM装置的内部写入信号(IWS)发生冲突，这是因为IWS将与DQS对准。IWS是从DDR5 SDRAM装置的时钟产生的写入命令的内化，其用以捕获写入命令并且开始DDR5 SDRAM装置中的写入。为解决此问题，DDR5SDRAM装置可使IWS信号与DQS信号一起正移位(可能移位不同量)以补偿相对于IWS信号和DQS信号之间的相位关系的DQS移位。