[发明专利]用于存储器装置的写入操作的决策反馈均衡器调节

说明书

方法和装置(10)包含一种经配置以接收数据的输入缓冲器。决策反馈均衡器DFE电路(52)包含：DFE(70)，其经配置以解译来自所述输入缓冲器的所述数据的电平；和DFE缓冲器(76)，其存储之前值以基于所述之前值控制所述DFE(70)。再者，所述DFE电路(52)也包含经配置以将所述DFE缓冲器(76)复位到初始状态的复位电路(78)。此外，所述DFE电路(52)包含抑制电路(80)，所述抑制电路(80)经配置以针对对存储器装置(10)的写入操作之间的间隔抑制使用所述复位电路(78)的复位。

相关申请案的交叉参考

本申请案主张标题为“DDR5存储器装置(DDR5 Memory Device)”且在2018年2月17日申请的第62/631,760号美国临时专利申请案的优先权，此申请案出于所有目的完全并入。

技术领域

本发明的实施例大体涉及存储器装置的决策反馈均衡器(DFE)的领域。更具体来说，本发明的实施例涉及针对写入操作设置DFE的抽头而不考虑写入操作之间的持续时间。

背景技术

半导体装置(例如存储器装置)利用数据信号、数据选通及/或其它信号的相移的定时来执行操作(例如写入操作)。DFE可用于维持若干(例如4个)之前数据位的缓冲器以改进解译当前位为高或低的准确度。例如，如果DFE存储4个之前低数据位，那么数据线(DQ)将处于更低电压电平，且当前数据位将被解译为相对于所述电平的逻辑高或低。但是，在写入操作开始(例如首位)处的DFE的内容可根据发生于DQ上的写入操作的紧密间隔程度变化。

本发明的实施例可涉及上文陈述的一或多个问题。

发明内容

在一个方面中，本公开涉及一种存储器装置，其包括：输入缓冲器，其经配置以接收数据；及决策反馈均衡器DFE电路，其包括：DFE，其经配置以解译来自所述输入缓冲器的所述数据的电平；DFE缓冲器，其存储之前值以基于所述之前值控制所述DFE；复位电路，其经配置以将所述DFE缓冲器复位到初始状态；及抑制电路，其经配置以针对对存储器装置的写入操作之间的间隔抑制使用所述复位电路的复位。

在另一方面中，本公开涉及一种用于操作存储器装置的方法，其包括：在所述存储器装置处接收连续写入操作；确定所述连续写入操作之间的持续时间是否超过阈值持续时间；如果所述持续时间超过所述阈值持续时间，那么使用所述存储器装置的复位电路在所述连续写入操作之间复位决策反馈均衡器DFE缓冲器；及如果所述持续时间不超过所述阈值持续时间，那么使用抑制电路抑制所述DFE缓冲器的所述复位。

在另一方面中，本公开涉及一种存储器装置，其包括：决策反馈均衡器DFE，其经配置以解译由所述存储器装置接收的数据的电平；DFE缓冲器，其存储所述数据的之前值以基于所述之前值控制所述DFE；及复位电路，其经配置以至少部分基于对所述存储器装置的写入操作之间的间隔将所述DFE缓冲器有条件地复位到初始状态。

附图说明

图1是说明根据实施例的具有确定由存储器装置接收的数据的电平的决策反馈均衡器(DFE)电路的存储器装置的特定特征的简化框图；

图2是根据实施例的图1的DFE电路的示意图；

图3是根据实施例的可由在具有经编程0.5nCK后同步码和经编程1nCK前同步码的写入操作之间具有2nCK间隙的图1的存储器装置使用的时序图；

图4是根据实施例的可由在具有经编程0.5nCK后同步码和经编程1nCK前同步码的写入操作之间具有1nCK间隙的图1的存储器装置使用的时序图；

图5是根据实施例的可由在具有经编程0.5nCK后同步码和经编程1nCK前同步码的写入操作之间具有0nCK间隙的图1的存储器装置使用的时序图；