[发明专利]用于在闪存存储器中编程期间使浮栅到浮栅耦合效应最小化的系统和方法

说明书

本发明涉及一种用于非易失性存储器单元阵列的改进的编程技术，其中首先对要用较高编程值进行编程的存储器单元进行编程，其次对要用较低编程值进行编程的存储器单元进行编程。该技术减少或消除了先前编程的单元被正被编程到较高程序级的相邻单元不利地递增编程的数量，并且减少了对大多数存储器单元的不利递增编程的量值，这由浮栅到浮栅耦合引起。该存储器设备包括非易失性存储器单元阵列和控制器，该控制器被配置为：识别与传入数据相关联的编程值；以及执行编程操作，其中该传入数据以时间次序的编程值的下降值被编程到非易失性存储器单元中的至少一些非易失性存储器单元中。

相关专利申请

本申请要求2017年12月20日提交的美国专利申请号15/849,268的权益。

技术领域

本发明涉及非易失性存储器设备，并且更具体地讲，涉及操作电压的优化。

背景技术

非易失性存储器设备在本领域中是公知的。例如，分裂栅存储器单元在美国专利5,029,130中有所公开(该专利出于所有目的以引用方式并入本文)。该存储器单元具有浮栅和控制栅，该控制栅设置在衬底的沟道区上方并且控制该沟道区的导电性，该沟道区在源极区和漏极区之间延伸。将各种组合的电压施加到控制栅极、源极和漏极，以编程存储器单元(通过将电子注入到浮栅中)、擦除存储器单元(通过从浮栅移除电子)以及读取存储器单元(通过测量或检测沟道区的电导率以确定浮栅的编程状态)。

非易失性存储器单元中的栅极的配置和数量可以变化。例如，美国专利7,315,056(其出于所有目的以引用方式并入本文)公开了存储器单元，该存储器单元附加包括在源极区上方的编程/擦除栅极。美国专利7,868,375(其出于所有目的以引用方式并入本文)公开了一种存储器单元，该存储器单元附加包括在源极区上方的擦除栅极和在浮栅上方的耦合栅极。

历史上地，上述存储器单元以数字方式使用，这意味着存储器单元具有两种编程状态：编程状态(即，0状态)和未编程状态(即，擦除状态或1状态)。最近，已开发出应用以用于上述存储器单元，其中存储器单元以模拟方式被编程和擦除，使得每个存储器单元可被编程到在连续模拟程序状态范围内的任何地方的编程状态。或者，存储器单元以数字方式被编程和擦除，其中每个存储器单元可被编程到许多可能编程状态中的一者。无论哪种方式，都递增地执行编程操作和擦除操作(例如，使用一系列编程脉冲或擦除脉冲，并且测量脉冲之间的程序状态)，直到实现所需程序状态。在这两种情况下，存储器单元需要对其编程状态进行精确编程。

对于所有以上引用的存储器单元，存储器单元被配置为成行和列的阵列。对存储器单元进行编程的常规技术是按顺序、逐行、逐单元地进行编程，以行中的第一存储器单元开始，并且移动到下一个存储器单元，等等，每次一个单元，直到整行被编程。然而，随着临界尺寸缩小，已发现相同行中的相邻浮栅之间的交叉耦合可导致一个浮栅的编程状态受到对相邻存储器单元的编程操作的不利影响。例如，如果行中的第一存储器单元被编程，然后行中的第二存储器单元被编程，则第二存储器单元的编程可以通过浮栅到浮栅耦合来改变第一存储器单元的编程状态，等等，从而导致在一些存储器单元中发生不期望的编程错误。不利增量编程的量值与相邻单元的编程级成比例。任何给定单元的编程级越高，变为其相邻单元的干扰源越差。

需要一种非易失性存储器阵列操作技术，该非易失性存储器阵列操作技术减少由相邻存储器单元之间的交叉耦合引起的编程错误的量。

发明内容

上述问题和需求通过存储器设备来解决，该存储器设备包括非易失性存储器单元阵列和控制器，该控制器被配置为：识别与传入数据相关联的编程值；以及执行编程操作，其中该传入数据以时间次序的编程值的下降值被编程到非易失性存储器单元中的至少一些非易失性存储器单元中。