[发明专利]用于半导体存储器的感测线架构的设备和方法

说明书

公开了用于半导体存储器的感测线架构的设备和方法。实例设备包含：第一阵列区，其包含多个感测线的第一部分以及耦合到所述多个感测线的所述第一部分的存储器单元；并且进一步包含第二阵列区，其包含多个感测线的第二部分以及耦合到所述多个感测线的所述第二部分的存储器单元。阵列间隙安置在第一和第二阵列区之间并且包含所述多个感测线的第三部分且并不包含任何存储器单元。所述多个感测线的每个第三部分包含具有竖直组件的导电结构，所述竖直组件经配置以耦合所述多个感测线的所述第一部分以及第二部分以提供穿过所述第一和第二阵列区以及所述阵列间隙的电性上连续的感测线。

背景技术

在存储器IC中，例如随机存取存储器(RAM)，存储器阵列中的数据借助于数个导电线通过外部数据路径存取。阵列中的导电线以并联金属化物条带的阵列的形式常规地布置。举例来说，动态RAM(DRAM)含有数百的并联感测线(例如，数字线)的阵列。DRAM也含有并联存取线(例如，字线)的阵列。存取线通常位于与感测线相比不同的平坦电平下。感测线的阵列和存取线的阵列位于垂直于彼此处，形成栅格。DRAM中的存储器单元位于存取线和感测线的相交点处。

DRAM中的感测线可以引起电气交叉偶合或“串扰”。举例来说，对任何给定的感测线的存取可不合逻辑的影响连接到邻近感测线的存储器单元。术语“模式灵敏度”适用于此不期望的现象。串扰和模式灵敏度的问题可以在其它互连阵列中产生，例如地址总线和数据总线，其中采用类似地成对的、并联安置的线路导体。在这些环境中，串扰和模式灵敏度可以引起不期望的错误。

一些存储器包含具有“扭曲”的感测线的扭曲感测线架构以减小电气串扰和模式灵敏度的负面影响。常规的扭曲感测线架构具有数个缺点。一个缺点在于通常由扭曲接合部使用的相对大量的芯片“占据面积”，在所述扭曲接合部中感测线是扭曲的。又另一个缺点在于常规的扭曲感测线架构的使用可引起存储器单元阵列空间的低效使用。常规的扭曲感测线架构并未有效地使用空间，因为它与其它感测线架构相比可提供存储器单元的较低填充密度。

需要可避免常规的扭曲感测线架构的负面影响的包含扭曲感测线的新阵列架构。

发明内容

公开了用于半导体存储器的感测线架构的设备和方法。在本发明的方面中，设备包含第一感测线和第二感测线。第一感测线包含第一、第二和第三感测线部分并且通过第一、第二和第三感测线部分电性上连续。第二感测线包含第四、第五和第六感测线部分并且通过第四、第五和第六感测线部分电性上连续。第一感测线部分在第四感测线部分上方，并且第六感测线部分在第三感测线部分上方。所述设备进一步包含：第一阵列区，其包含耦合到第一感测线部分和第四感测线部分的存储器单元；并且包含第二阵列区，其横向地从第一阵列区安置并且包含耦合到第三感测线部分和第六感测线部分的存储器单元。阵列间隙安置在第一和第二阵列区之间。第一和第四感测线部分从第一阵列区延伸到阵列间隙中并且第三和第六感测线部分从第二阵列区延伸到阵列间隙中。第二感测线部分包含竖直组件并且将第一感测线部分耦合到阵列间隙中的第三感测线部分，并且第五感测线部分包含竖直组件并且将第四感测线部分耦合到第六感测线部分。

在本发明的另一方面中，设备包含电性上连续穿过第一和第二阵列区并且穿过安置在第一和第二阵列区之间的阵列间隙的多对感测线，并且包含耦合到所述多对感测线并且包含在第一和第二阵列区中的多个存储器单元。所述多对感测线中的至少一对感测线包含在阵列间隙中的感测线部分以扭曲所述对的感测线中的感测线，阵列间隙中的感测线部分具有竖直组件以将第一导电层耦合到在第一导电层下方的第二导电层。

在本发明的另一方面中，设备包含：第一阵列区，其包含多个感测线的第一部分并且进一步包含耦合到多个感测线的第一部分的存储器单元；并且包含第二阵列区，其包含多个感测线的第二部分并且进一步包含耦合到多个感测线的第二部分的存储器单元。所述设备进一步包含安置在第一和第二阵列区之间的阵列间隙并且包含多个感测线的第三部分且不包含任何存储器单元。包含具有竖直组件的导电结构的多个感测线的每个第三部分经配置以耦合多个感测线的第一部分和第二部分以提供穿过第一和第二阵列区以及阵列间隙的电性上连续的感测线。

附图说明