[发明专利]集成电路裕度测量和故障预测设备

说明书

本申请公开一种半导体集成电路(IC)，其包括信号路径组合器，该信号路径组合器包括输出路径和多个输入路径。该IC包括延迟电路，该延迟电路具有的输入电连接到输出路径，该延迟电路将输入信号延迟可变延迟时间以输出延迟的信号路径。该IC可以包括电连接到输出路径的第一存储电路和电连接到延迟的信号路径的第二存储电路。该IC包括比较电路，该比较电路将信号路径组合器的输出与延迟的信号进行比较，其中该比较电路包括比较输出，该比较输出以比较数据信号的形式提供到至少一个缓解电路。

相关申请的交叉引用

本申请要求2017年11月15日提交的美国临时专利申请No.62/586,423的优先权的权益，其全部内容通过整体引用并入本文。

技术领域

本发明涉及集成电路的领域。

背景技术

集成电路(IC)可以包括在诸如硅晶片的平坦半导体衬底上的模拟电子电路和数字电子电路。使用光刻技术将微观晶体管印刷到衬底上，以在非常小的面积内生产数十亿个晶体管的复杂电路，使得使用IC的现代电子电路设计既低成本又具有高性能。IC在工厂(被称为代工厂)的装配线中生产，这些装配线已经使IC(诸如互补金属氧化物半导体(CMOS)IC)的生产商品化。数字IC包含数十亿个晶体管，这些晶体管布置在晶片上的功能单元和/或逻辑单元中，其中数据路径将功能单元互连，从而在功能单元之间传递数据值。如本文中所使用的，术语“数据路径”意指用于在IC的功能单元/逻辑单元之间传递数据信号的一系列并行的电子连接或路径，并且每个数据路径可以包括诸如64、128、256等的特定数量的位路径。在IC设计过程期间，布置功能单元的时序，以便每个功能单元通常可以在单个时钟周期内完成该单元的所需处理。安全因子可以被用于解释各个IC的制造差异以及在IC的计划寿命内可能发生的改变(诸如劣化)。

IC的晶体管随时间推移而劣化称为老化。例如，晶体管随时间推移而劣化导致开关速度缓慢降低，并且在超过设计安全因子时甚至可以导致彻底的电路故障。通常，设计过程将这些延迟合并到设计中，使得IC在它们的正常使用寿命期间将不发生故障，但是环境和使用条件(诸如热量、电压、电流、湿度等)可以加速老化过程。

诸如双极晶体管、金属氧化物半导体场效应晶体管(MOSFET)等的IC晶体管可以用于数字IC中并且可以用作电开关。例如，MOSFET可以具有四个端子(诸如主体、栅极、源极和漏极)，但是通常源极和主体是电连接的。施加到栅极的电压可以确定在源极和漏极之间流动的电流量。薄电介质材料层将栅极电绝缘，并且跨栅极施加的电场可以改变源极和漏极之间下面的半导体沟道的电导性。

使用时，具有比平均电荷载流子更多能量的电荷载流子(诸如，用于负或n沟道MOSFET的电子、或用于正或p沟道MOSFET的空穴)可以游离出源极和漏极之间的导电沟道，并被捕集在绝缘电介质中。称为热载流子注入(HCI)的此过程最终可以在电介质层内积聚电荷，并且因此增加操作晶体管所需的电压。随着阈值电压的增加，晶体管的开关延迟可以变大。

当电压施加到栅极时，发生另一种老化机制，称为偏置温度不稳定性(BTI)的现象。BTI可以引起电介质中电荷的积聚和其他问题外，然而在去除栅极电压后，某些这种影响自发消失。这种恢复发生在几微秒内，因此难以观察晶体管何时受到应力，并且然后仅在消除应力后才能测量所产生的影响。

当施加到栅极的电压在电介质内产生电活性缺陷(称为陷阱)时，另一种老化机制开始起作用。当陷阱数量过多时，这些电荷陷阱可以联合并且在栅极和电流沟道之间形成完全的短路。这种故障称为氧化物击穿或与时间有关的电介质击穿。与导致性能逐渐下降的其他老化机制不同，电介质的击穿可以导致晶体管的灾难性故障，从而导致IC不起作用。

此外，一种称为电迁移的现象可以损坏将晶体管连结在一起或将其链接到外界的铜连接或铝连接。当电流激增使金属原子从电连接中松脱时，可以发生电迁移，并且可以使金属原子与电子一起流动。这将耗尽上游一些原子的金属，同时导致下游金属的积聚。金属的上游变薄增加连接的电阻，有时成为开路。下游沉积可以导致金属凸出其指定的轨道。