[发明专利]纳米级对准的三维堆叠式集成电路

权利要求书

1.一种用于制造三维(3D)片上系统(SoC)的方法，所述方法包括：

将第k层二维(2D)管芯阵列组装到第(k-1)层晶圆的第(k-1)层2D管芯阵列上，其中，所述第(k-1)层晶圆填充有2D管芯，其中，所述k是大于1的正整数，其中，所述2D管芯阵列包括单个2D管芯、形成2D管芯连续组的单个2D管芯岛、或多个2D管芯岛；和

布置允许所述第k层2D管芯阵列与所述第(k-1)层2D管芯阵列之间进行经润滑的相对运动的流体，其中，所述流体允许所述第k层和第(k-1)层2D管芯阵列的精确套刻。

2.根据权利要求1所述的方法，其中，执行所述组装以实现以下中的一种：在第k层晶圆的每个2D管芯与所述第(k-1)层晶圆的对应2D管芯之间，实现亚100纳米的套刻、亚50纳米的套刻、亚30纳米的套刻、亚20纳米的套刻、亚10纳米的套刻和亚5纳米的套刻。

3.根据权利要求1所述的方法，其中，所述流体包括以下之一：气体、液体及其组合，其中，所述组合包括完全分开的气体和液体部分或均匀混合的气体和液体部分。

4.根据权利要求1所述的方法，其中，所述2D管芯包括蚀刻剂的通导孔，以将所述2D管芯从所述第(k-1)层晶圆中释放出来。

5.根据权利要求4所述的方法，还包括：

利用所述通导孔产生在所述3D SoC中实现穿硅通孔的导体。

6.根据权利要求1所述的方法，其中，所述SoC包括专用集成电路(ASIC)系统，其中，所述ASIC系统包括利用取放方法以三维(3D)方式设计和制造的逻辑和存储器电路，所述取放方法允许实现所述逻辑和存储器电路的精确套刻。

7.根据权利要求6所述的方法，其中，所述ASIC系统还包括：

n个基层，其中，所述n大于1，其中，所述n个基层中的一个或多个以以下一种或多种配置布置：面对面、面对背和背对背。

8.根据权利要求6所述的方法，其中，所述ASIC系统是使用以下设计方法中的任一种设计的：具有三维(3D)存储器实现的二维(2D)逻辑实现、具有2D存储器实现的3D逻辑实现以及具有3D存储器实现的3D逻辑实现。

9.根据权利要求6所述的方法，其中，所述ASIC系统用于以下3D静态随机存取存储器(SRAM)配置中的一种或多种：3D独立堆叠式SRAM和3D仅位单元堆叠式SRAM。

10.一种用于制造三维(3D)片上系统(SoC)的方法，所述方法包括：

将第k层二维(2D)管芯阵列组装到第(k-1)层晶圆的第(k-1)层2D管芯阵列上，其中，所述第(k-1)层晶圆装填充有2D管芯，其中，所述k是大于1的正整数，其中，所述2D管芯阵列包括单个2D管芯、形成2D管芯连续组的单个2D管芯岛、或多个2D管芯岛；和

提供封装层，用于保护在第k层晶圆和所述第(k-1)层晶圆中的每一层中的2D管芯免受在取放过程中所使用的蚀刻剂的影响。

11.根据权利要求10所述的方法，其中，所述封装层与互补金属氧化物半导体(CMOS)和/或III-V半导体兼容。

12.根据权利要求10所述的方法，其中，执行所述组装以实现以下中的一种：在所述第k层晶圆的每个2D管芯与所述第(k-1)层晶圆的对应2D管芯之间，实现亚100纳米的套刻、亚50纳米的套刻、亚30纳米的套刻、亚20纳米的套刻、亚10纳米的套刻和亚5纳米的套刻。

13.根据权利要求10所述的方法，其中，所述2D管芯包括蚀刻剂的通导孔，以将所述2D管芯从所述第(k-1)层晶圆中释放出来。