[发明专利]纳米级对准的三维堆叠式集成电路

说明书

一种用于制造三维(3D)堆叠式集成电路的方法。利用取放策略将源晶圆与利用标准二维(2D)半导体制造技术制造的器件层堆叠在一起。源晶圆可以以顺序或平行的方式堆叠。该堆叠可以以面对面、面对背、背对面或背对背的方式进行。可使用硅通孔(TSV)来连接以面对面、背对面或背对背的方式堆叠的源晶圆。或者，可使用层间通孔(ILV)来连接以面对面方式堆叠的源晶圆。

相关申请的交叉引用

本申请要求于2017年12月22日提交的标题为“纳米级对准的3D堆叠式集成电路”的美国临时专利申请序列号62/609,891的优先权，其全部内容通过引用并入本文。

技术领域

本发明大体上涉及半导体制造，并且更具体地涉及纳米级对准的三维(3D)堆叠式集成电路。

背景技术

摩尔定律表明，密集集成电路中的晶体管数量大约每两年翻一番。随着特征件尺寸已达到原子尺度，目前，以摩尔定律为特征的电子电路的二维(2D)缩放可能在近期达到极限。例如，用于10纳米技术节点的高K覆盖层(capping layer)的厚度接近0.5纳米，其小于两个硅原子的宽度。多图案化技术(multi-patterning technology，MPT)的计量精度要求接近0.2纳米，其小于一个硅原子的宽度。

鉴于这些和其他的限制，2D缩放和通常的自上而下制造方式对于7纳米节点及超越7纳米节点的继续发展来说存在重大挑战。

发明内容

在本发明的一个实施方案中，一种用于制造三维(3D)片上系统(system on chip，SoC)的方法包括：将第k层二维(2D)管芯阵列组装到第(k-1)层晶圆的第(k-1)层2D管芯阵列上，其中，第(k-1)层晶圆填充有2D管芯，k是大于1的正整数。2D管芯阵列包括单个2D管芯、形成2D管芯连续组的单个2D管芯岛、或多个2D管芯岛。该方法还包括：布置允许第k层2D管芯阵列与第(k-1)层2D管芯阵列之间进行经润滑的相对运动的流体，其中，该流体允许第k层和第(k-1)层2D管芯阵列之间的精确套刻。

在本发明的另一实施方案中，一种用于制造三维(3D)片上系统(SoC)的方法包括：将第k层二维(2D)管芯阵列组装到第(k-1)层晶圆的第(k-1)层2D管芯阵列上，其中，第(k-1)层晶圆填充有2D管芯，其中，k是大于1的正整数。2D管芯阵列包括单个2D管芯、形成2D管芯连续组的单个2D管芯岛、或多个2D管芯岛。该方法还包括：提供封装层，用于保护在第k层晶圆和第(k-1)层晶圆中的每一层中的2D管芯免受在取放(pick-and-place)过程中所使用的蚀刻剂的影响。

在本发明的另一实施方案中，一种用于制造三维(3D)片上系统(SoC)的方法包括：将第k层二维(2D)管芯阵列组装到第(k-1)层晶圆的第(k-1)层2D管芯阵列上，其中，第(k-1)层晶圆填充有2D管芯，其中，k是大于1的正整数。此外，2D管芯阵列包括单个2D管芯、形成2D管芯连续组的单个2D管芯岛、或多个2D管芯岛。另外，2D管芯的厚度小于10微米。

在本发明的另一个实施方案中，一种用于设计三维(3D)专用集成电路(Application-Specific Integrated Circuit，ASIC)片上系统(SoC)逻辑电路的电子设计自动化(electronic design automation，EDA)方法包括：集成有二维(2D)EDA解决方案的软件的组合，其中，所述软件包括网表划分算法，以将3D设计网表划分为2D模块。2D EDA解决方案用于执行以下一项或多项：合成(synthesis)、3D布局感知合成(3D placementaware synthesis)、布局(placement)、时钟树合成(clock tree synthesis，CTS)、布线(routing)、设计验证(design verification)和签核分析(signoff analysis)。