[发明专利]存储器系统及控制方法

说明书

本发明的存储器系统具备多个存储器封装、ODT电路及控制器。存储器封装是成对夹着基板对向配置，且利用共通总线而与控制器连接。ODT电路配置在所有的存储器封装，抑制信号的反射。控制器经由共通总线对指定的存储器封装写入或读出数据，且进行ODT电路的导通断开控制，并保持用以导通ODT电路的ODT启动条件。ODT启动条件是由设置在控制信号开头的至少2个循环的周期信号定义的2bit的信息信号。控制器是在使用周期信号连续2次取得的芯片使能信号CEn的确立的状态与ODT启动条件一致时，导通ODT电路。

技术领域

实施方式涉及一种使用非易失性半导体存储装置的存储器系统及控制方法。

背景技术

业界现今采用ODT(On Die Termination：片内终端电阻)技术，它抑制了将非易失性半导体存储装置的NAND型快闪存储器安装在衬底时在器件端发生信号反射。

背景技术文献

专利文献

专利文献1：日本专利特开2015-084432号公报

发明内容

[发明要解决的问题]

实施方式提供一种不会产生误动作且可提高处理能力的存储器系统及控制方法。

[解决问题的技术手段]

实施方式的存储器系统具备：多个存储封装，包含数个存储器芯片，且将成对对向配置的组配置多个并利用共通总线连接；ODT(On Die Termination)电路，配置在所有的所述存储封装，抑制信号的反射；及控制器，经由所述共通总线，对指定的存储封装的存储器芯片写入或读出数据，且进行所述存储封装的所述ODT电路的导通断开控制；且所述控制器保持用以将根据由至少2循环的周期信号定义的2bit的信息信号而设定的所述ODT电路导通的ODT启动条件，且在使用所述周期信号取得的芯片使能信号CEn的确立状态包含在所述ODT启动条件的类型中时，导通所述ODT电路。

附图说明

图1是概念性表示第1实施方式的使用非易失性半导体存储装置的存储器系统的构成的框图。

图2是第1实施方式的非易失性半导体存储装置(MCP：Multi-Chip Package：多芯片封装)的剖视图。

图3是第1实施方式的非易失性半导体存储装置(MCP)的框图。

图4A是表示第1实施方式的非易失性半导体存储装置的输入输出控制电路中的ODT的导通/断开控制电路的构成例的图。

图4B是以示意的方式表示第1实施方式的非易失性半导体存储装置中的输入输出端子及输入输出控制电路的连接的电路图。

图5是以示意的方式表示第1实施方式的非易失性半导体存储装置中的逻辑电路的连接的电路图。

图6是以示意的方式表示第1实施方式的存储器系统的电路构成的图。

图7A是表示第1实施方式的目标ODT的第1ODT启动条件的图。

图7B是表示第1实施方式的非目标ODT的第2ODT启动条件的图。

图8是用以说明第1实施方式(MCP)的存储器系统的数据读出动作时的ODT的导通断开的时序图。

图9A是用以说明第1实施方式的存储器系统的数据读出动作的时序图。

图9B是用以说明第1实施方式的存储器系统的数据读出动作的时序图。

图10是第1实施方式的非易失性半导体存储装置(TSV：Through Silicon Via：硅穿孔)的剖视图。