[发明专利]加速矩阵乘法的装置和方法

权利要求书

1.一种装置，包括：

电路，该电路包括一组乘法器并包括最大指数确定器以用于产生结果，所述一组乘法器耦合到一组移位寄存器，所述一组移位寄存器耦合到一组数值转换电路，所述一组数值转换电路耦合到一组加法器，并且所述最大指数确定器耦合到所述一组移位寄存器和正规化电路；以及

至少一个开关，用于使所述电路在第一模式和第二模式之间改变，其中：

在所述第一模式中，所述一组乘法器中的每个乘法器将来自第一浮点向量和第二浮点向量的相同元素位置的尾数相乘以产生对应乘积，基于由所述最大指数确定器确定的所述对应乘积的指数中的最大指数利用所述一组移位寄存器来移位所述对应乘积以产生经移位的乘积，基于来自所述第一浮点向量和所述第二浮点向量的相同元素位置的符号比特利用所述一组数值转换电路对所述经移位的乘积执行数值转换操作以产生所述经移位的乘积的有符号表示，利用所述一组加法器将所述经移位的乘积的有符号表示相加以产生单个乘积，并且基于所述最大指数利用所述正规化电路将所述单个乘积正规化为单个浮点结果，并且

在所述第二模式中，所述一组乘法器中的每个乘法器将来自第一整数向量和第二整数向量的相同元素位置的值相乘以产生对应乘积，并且利用所述一组加法器将每个对应乘积相加以产生单个整数结果。

2.如权利要求1所述的装置，还包括累加器电路，该累加器电路包括：

浮点加法器电路，该浮点加法器电路在所述电路处于所述第一模式中时将所述单个浮点结果加到先前生成的单个浮点结果；以及

定点加法器电路，该定点加法器电路在所述电路处于所述第二模式中时将所述单个整数结果加到先前生成的单个整数结果。

3.如权利要求1所述的装置，其中，所述正规化电路包括舍入电路，用于舍入所述单个乘积。

4.如权利要求1所述的装置，还包括累加器电路，该累加器电路包括定点加法器电路，用于：当所述电路处于所述第一模式中时，将来自所述一组加法器的单个乘积加到来自所述一组加法器的先前生成的单个乘积以产生累加乘积，并且基于所述最大指数利用所述正规化电路将所述累加乘积正规化为所述单个浮点结果。

5.如权利要求1所述的装置，还包括所述电路的第二实例，并且所述电路是所述电路的第一实例，其中，当所述电路处于所述第一模式中时，所述电路的第一实例在具有第一最大指数的所述第一浮点向量的第一真子集上操作，并且所述电路的第二实例在具有第二最大指数的所述第二浮点向量的第二真子集上操作。

6.如权利要求5所述的装置，其中，所述第一最大指数和所述第二最大指数都是大于三的整数的倍数。

7.如权利要求5所述的装置，还包括排序器电路，用于在利用所述一组移位寄存器移位每个对应乘积之前，排序来自所述一组乘法器中的每个乘法器的对应乘积。

8.如权利要求1所述的装置，还包括在所述一组移位寄存器和所述一组数值转换电路之间的一组舍入电路，用于舍入所述经移位的乘积。